JPS58107963A - 割込処理装置 - Google Patents
割込処理装置Info
- Publication number
- JPS58107963A JPS58107963A JP20873581A JP20873581A JPS58107963A JP S58107963 A JPS58107963 A JP S58107963A JP 20873581 A JP20873581 A JP 20873581A JP 20873581 A JP20873581 A JP 20873581A JP S58107963 A JPS58107963 A JP S58107963A
- Authority
- JP
- Japan
- Prior art keywords
- bank number
- program
- interrupt
- instruction code
- processing program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、本発明は、マイクロコンピュータ（以下ＭＰＵと称す
）において、割込要因毎に割込処理プログラムを実行し
得る割込処理装置に関する。
）において、割込要因毎に割込処理プログラムを実行し
得る割込処理装置に関する。
従来、ＭＰＵにおける割込要因別の処理プログラムは、
ＭＰＵ直接アクセスのメモリアドレス領域内にレイアウ
トされており、割込要因別に格納アドレスを振り当てて
いる。そして、割込発生によりその必要な割込処理プロ
グラムへ移行させていた。
ＭＰＵ直接アクセスのメモリアドレス領域内にレイアウ
トされており、割込要因別に格納アドレスを振り当てて
いる。そして、割込発生によりその必要な割込処理プロ
グラムへ移行させていた。
ところが、ＭＰＵ使用機器は、近年、高度な機能、複雑
な処理を要求されてきており、割込要因の数が多く、そ
の割込処理プログラム量も益々多くなる傾向にある。こ
のため、従来の割込処理方式では、割込処理プログラム
量が多くなる程に、その格納領域の、ＭＰＵ直接アクセ
スメモリ領域に対する比率が大きくなり、通常の処理プ
ログラム領域を圧迫し、時にはＭＰＵ直接アクセスメモ
リ領域内に格納できなくなることもあった。
な処理を要求されてきており、割込要因の数が多く、そ
の割込処理プログラム量も益々多くなる傾向にある。こ
のため、従来の割込処理方式では、割込処理プログラム
量が多くなる程に、その格納領域の、ＭＰＵ直接アクセ
スメモリ領域に対する比率が大きくなり、通常の処理プ
ログラム領域を圧迫し、時にはＭＰＵ直接アクセスメモ
リ領域内に格納できなくなることもあった。
このように、必要とされるメモリ容量がＭＰＵ直接アク
セスのメモリアドレス領域内に格納しきれない場合、メ
モリをバンクと言う概念で切替えることか行なわれてい
る。しかし１、通常処理プログラムを実行中にバンクを
切替えることは、バンク切替えプログラムを通常処理プ
ログラムの随所に挿入する必要が生じ、プログラム構成
が非常に炉外になる。
セスのメモリアドレス領域内に格納しきれない場合、メ
モリをバンクと言う概念で切替えることか行なわれてい
る。しかし１、通常処理プログラムを実行中にバンクを
切替えることは、バンク切替えプログラムを通常処理プ
ログラムの随所に挿入する必要が生じ、プログラム構成
が非常に炉外になる。
そこで、本発明は、通常処理プログラムのプログラム構
成の煩雑化を防止すると共に、メモリアドレス領域を効
率よく利用できるようにした割込処理装置を提供するこ
とを目的とする。
成の煩雑化を防止すると共に、メモリアドレス領域を効
率よく利用できるようにした割込処理装置を提供するこ
とを目的とする。
この目的を達成するため、本発明においては、メモリア
ドレス領域の一部を重複させ、重複したメモリアドレス
領域をバンク番号で切替えることとし、重複したメモリ
アドレス領域のバンク番号毎に割込要因別の処理プログ
ラムを格納する。通常処理プログラムは、ＭＰＵ直接ア
クセスのメモリアドレス領域内にレイアウトされて、バ
ンク番号Ｏで動作しているか、割込が発生すると発生要
因に従ってバンク番号を切替え、割込処理プログラムへ
移行させる。これにより、通常処理プログラムのプログ
ラム構成の煩雑化を避け、メモリアドレス領域を効率よ
く有効に使用する“ことが可能となった。
ドレス領域の一部を重複させ、重複したメモリアドレス
領域をバンク番号で切替えることとし、重複したメモリ
アドレス領域のバンク番号毎に割込要因別の処理プログ
ラムを格納する。通常処理プログラムは、ＭＰＵ直接ア
クセスのメモリアドレス領域内にレイアウトされて、バ
ンク番号Ｏで動作しているか、割込が発生すると発生要
因に従ってバンク番号を切替え、割込処理プログラムへ
移行させる。これにより、通常処理プログラムのプログ
ラム構成の煩雑化を避け、メモリアドレス領域を効率よ
く有効に使用する“ことが可能となった。
第１図は本発明に係る割込処理装置のブロック図である
。図において、１はＭＰＵである。このＭ Ｐ Ｕ’
ｌは通常処理プログラムの実行中は、バンク番号を０と
し、ＭＰＵ直接アクセスのメモリ領域を使用して動作し
ている。ＭＰＵ直接アクセスのメモリアドレス領域の一
部は、重ネ（シたメモリアドレス領域を有する。例えば
第２図Ｊこ示すように、６４にバイトのＭＰＵ直接アク
セスメモリにおいて、メモリアドレス０８００Ｈ〜０Ｆ
ＦＦＨに割込要因１の処理プログラム、割込要因２の処
理プログラム１０３．のメモリ領域を重複させ、この各
々のメモリ領域にバンク番号１．２１１０．を振り当て
る。そして、このバンク番号１．２１１１．によって各
メモリ領域の切替えを行なうのである。
。図において、１はＭＰＵである。このＭ Ｐ Ｕ’
ｌは通常処理プログラムの実行中は、バンク番号を０と
し、ＭＰＵ直接アクセスのメモリ領域を使用して動作し
ている。ＭＰＵ直接アクセスのメモリアドレス領域の一
部は、重ネ（シたメモリアドレス領域を有する。例えば
第２図Ｊこ示すように、６４にバイトのＭＰＵ直接アク
セスメモリにおいて、メモリアドレス０８００Ｈ〜０Ｆ
ＦＦＨに割込要因１の処理プログラム、割込要因２の処
理プログラム１０３．のメモリ領域を重複させ、この各
々のメモリ領域にバンク番号１．２１１０．を振り当て
る。そして、このバンク番号１．２１１１．によって各
メモリ領域の切替えを行なうのである。
２はバンク番号を発生するバンク番号発生回路である。
このバンク番号発生回路２はプライオリティ拳エンコー
ダ３、ラッチ回路４及びデコーダ５を備えて構成されて
いる。プライオリティ・エンコーダ３は予め定められた
優先順位で割込要因１（ｉ＝１〜ｎ）を選択し、割込要
因ｉのバイナリ−コードを出力する。ラッチ回路４及び
デコーダ５は前記プライオリティ会エンコーダ３によっ
てコード化された割込要因ｉをバンク番号としてラッチ
し、かつデコードする。
ダ３、ラッチ回路４及びデコーダ５を備えて構成されて
いる。プライオリティ・エンコーダ３は予め定められた
優先順位で割込要因１（ｉ＝１〜ｎ）を選択し、割込要
因ｉのバイナリ−コードを出力する。ラッチ回路４及び
デコーダ５は前記プライオリティ会エンコーダ３によっ
てコード化された割込要因ｉをバンク番号としてラッチ
し、かつデコードする。
６はＭＰＵ直接アクセス可能なメモリであり、６．０〜
６．ｎは互いに重複するバンク番号０〜ｎの各メモリア
ドレス領域を示している。
６．ｎは互いに重複するバンク番号０〜ｎの各メモリア
ドレス領域を示している。
７は割込処理プログラムへ移行させる移行命令を発生す
る移行命令コード発生回路、８は復帰命令コード判定回
路である。第３図は前記移行命令コード発生回路７の具
体的なブロック図を示し、ＭＰＵ １から与えられる割
込応答信号Ｉ ＮＴＡ及び命令フェッチサイクル信号の
論理積をとるアンド回路７ａ、命令コード設定回路７ｂ
等を備えて構成される。
る移行命令コード発生回路、８は復帰命令コード判定回
路である。第３図は前記移行命令コード発生回路７の具
体的なブロック図を示し、ＭＰＵ １から与えられる割
込応答信号Ｉ ＮＴＡ及び命令フェッチサイクル信号の
論理積をとるアンド回路７ａ、命令コード設定回路７ｂ
等を備えて構成される。
復帰命令コード判定回路８はＭＰＵ １の命令フェッチ
サイクル時、データバス９ｔの命令コードと復帰命令コ
ードとを比較判定し、両信号が一致したとき、前記ラッ
チ回路４のラッチをクリアする。第４図はこの復帰命令
コード判定回路８の具体的なブロック図を示している。
サイクル時、データバス９ｔの命令コードと復帰命令コ
ードとを比較判定し、両信号が一致したとき、前記ラッ
チ回路４のラッチをクリアする。第４図はこの復帰命令
コード判定回路８の具体的なブロック図を示している。
この実施例においては、命令コード設定回路８ａからの
復帰命令コードとデータバス９からの命令コードとを比
較回路８ｂで比較し、その一致信号をアンド回路８ｃに
入力してＭＰＵ １からの命令フェッチサイクル信号と
の論理積をとり、論理積条件が整ったとき、バンク番号
発生回路２のラッチ回路４にリセッＩ＝信号を送り、ラ
ッチ回路４のラッチをクリアする構成となっている。
復帰命令コードとデータバス９からの命令コードとを比
較回路８ｂで比較し、その一致信号をアンド回路８ｃに
入力してＭＰＵ １からの命令フェッチサイクル信号と
の論理積をとり、論理積条件が整ったとき、バンク番号
発生回路２のラッチ回路４にリセッＩ＝信号を送り、ラ
ッチ回路４のラッチをクリアする構成となっている。
上記の構成において、割込要因ｉが発生すると、オア回
路ｌＯを介して割込信号ＩＮＴがＭＰＵ１に入力される
。この割込信号ＩＮＴの入力によりＭＰＵ １が割込発
生を認知し、割込処理プログラムへ移行する時、ＭＰＵ
１から前記バンク番号発生回路２及び移行命令コード
発生回路７に対して割込応答信号Ｉ ＮＴＡが入力され
る。この割込応答信号Ｉ ＮＴＡが移行命令コード発生
回路７に与えられると、移行命令コード発生回路７より
ＭＰＵＩに対１〜て重複されたメモリアドレス領域内の
特定アドレスへ処理プログラムを移行させる命令、例え
ば再スタート命令やコール命令等が与えられる。一方、
バンク番号発生回路２のう・ソチ回路４において、割込
応答信号Ｉ ＮＴＡの後縁で割込要因ｉによるバンク番
号ｉをラッチする。
路ｌＯを介して割込信号ＩＮＴがＭＰＵ１に入力される
。この割込信号ＩＮＴの入力によりＭＰＵ １が割込発
生を認知し、割込処理プログラムへ移行する時、ＭＰＵ
１から前記バンク番号発生回路２及び移行命令コード
発生回路７に対して割込応答信号Ｉ ＮＴＡが入力され
る。この割込応答信号Ｉ ＮＴＡが移行命令コード発生
回路７に与えられると、移行命令コード発生回路７より
ＭＰＵＩに対１〜て重複されたメモリアドレス領域内の
特定アドレスへ処理プログラムを移行させる命令、例え
ば再スタート命令やコール命令等が与えられる。一方、
バンク番号発生回路２のう・ソチ回路４において、割込
応答信号Ｉ ＮＴＡの後縁で割込要因ｉによるバンク番
号ｉをラッチする。
ラッチされたパンク番号ｉはデコーダ５で解読され、重
複されたメモリアドレス領域から、パンク番号ｉのメモ
リアドレス領域６．ｉを選択する。そして、ＭＰＵＩよ
りデータバス９を介してそのメモリアドレス領域６．ｉ
内の特定アドレスへ処理プログラムを移行し、該当する
処理プログラムを実行する。
複されたメモリアドレス領域から、パンク番号ｉのメモ
リアドレス領域６．ｉを選択する。そして、ＭＰＵＩよ
りデータバス９を介してそのメモリアドレス領域６．ｉ
内の特定アドレスへ処理プログラムを移行し、該当する
処理プログラムを実行する。
割込処理プログラムの実行処理時、通常処理プログラム
へ復帰させるため、割込処理プログラムの最後に復帰命
令等を挿入しておき、この復帰命令をＭＰＵＩで読出し
、その復帰命令コードとデータバス９上の命令コードと
を復帰命令コード判定回路８で比較判定し、両コードが
一致したときバンク番号発生回路２を構成するラッチ回
路４のラッチをクリアする。これにより、パンク番号か
０となり、パンク番号Ｏのメモリア・ドレス領域がセレ
クｉ・され、ＭＰＵ １は、中断していた通常処理プロ
グラムへと復帰する。
へ復帰させるため、割込処理プログラムの最後に復帰命
令等を挿入しておき、この復帰命令をＭＰＵＩで読出し
、その復帰命令コードとデータバス９上の命令コードと
を復帰命令コード判定回路８で比較判定し、両コードが
一致したときバンク番号発生回路２を構成するラッチ回
路４のラッチをクリアする。これにより、パンク番号か
０となり、パンク番号Ｏのメモリア・ドレス領域がセレ
クｉ・され、ＭＰＵ １は、中断していた通常処理プロ
グラムへと復帰する。
以−ヒ述べたように、本発明によれば、割込処理プログ
ラムをＭＰＵ直接アクセスメモリアドレス領域から削除
してバンクアドレス領域内に格納し、割込要因によりバ
ンクアドレスを切替えてアクセスさせることにより、通
常処理プログラムのプログラム構成の煩雑化を避け、メ
モリアドレス領域を効率良く使用することの可能な割込
処理装置を提供することができる。
ラムをＭＰＵ直接アクセスメモリアドレス領域から削除
してバンクアドレス領域内に格納し、割込要因によりバ
ンクアドレスを切替えてアクセスさせることにより、通
常処理プログラムのプログラム構成の煩雑化を避け、メ
モリアドレス領域を効率良く使用することの可能な割込
処理装置を提供することができる。
第１図は本発明に係る割込処理装置のブロック図、第２
図はメモリマツプの一例を示す図、第３図は移行命令コ
ード発生回路の具体的なブロック図、第４図は復帰命令
コード判定回路の具体的なブロック図をそれぞれ示して
いる。 ｌ・−−ＭＰＵ ２・・・バンク番号発生回路 ３・−串プライオリティ・エンコーダ ４書會・ラッチ回路 ５・・・デコーダ ７・φ・移行命令コード発生回路 ８Φ・・復帰命令コード判定回路 −３１
図はメモリマツプの一例を示す図、第３図は移行命令コ
ード発生回路の具体的なブロック図、第４図は復帰命令
コード判定回路の具体的なブロック図をそれぞれ示して
いる。 ｌ・−−ＭＰＵ ２・・・バンク番号発生回路 ３・−串プライオリティ・エンコーダ ４書會・ラッチ回路 ５・・・デコーダ ７・φ・移行命令コード発生回路 ８Φ・・復帰命令コード判定回路 −３１
Claims (1)
- （１） マイクロコンピュータの直接アクセス可能なメ
モリの一部に複数個のメモリ領域を重複させ、その各々
のメモリ領域にメモリバンク番号を振り当てたメモリ構
成と、割込要因によりメモリバンク番号を発生させるバ
ンク番号発生回路と、割込によりプログラム処理を特定
アドレスに移行させる移行命令コード発生回路と、割込
処理から復帰したことを判定する復帰命令コード判定回
路とを備え、割込発生時にその割込要因により前記メモ
リバンク番号を変え、該当メモリエリアの特定アドレス
に移行させて割込処理を行なうと共に、割込処理復帰時
には割込処理移行前のメモリエリア及び該当アドレスに
復帰させることを特徴とする割込処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20873581A JPS58107963A (ja) | 1981-12-22 | 1981-12-22 | 割込処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20873581A JPS58107963A (ja) | 1981-12-22 | 1981-12-22 | 割込処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107963A true JPS58107963A (ja) | 1983-06-27 |
Family
ID=16561206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20873581A Pending JPS58107963A (ja) | 1981-12-22 | 1981-12-22 | 割込処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131938A (ja) * | 1987-11-17 | 1989-05-24 | Pfu Ltd | メモリ拡張制御方式 |
| JPH01161541A (ja) * | 1987-12-18 | 1989-06-26 | Nec Corp | 評価用シングルチップマイクロコンピュータ |
| JPH02126347A (ja) * | 1988-11-04 | 1990-05-15 | Toyo Commun Equip Co Ltd | メモリアクセス方式 |
-
1981
- 1981-12-22 JP JP20873581A patent/JPS58107963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01131938A (ja) * | 1987-11-17 | 1989-05-24 | Pfu Ltd | メモリ拡張制御方式 |
| JPH01161541A (ja) * | 1987-12-18 | 1989-06-26 | Nec Corp | 評価用シングルチップマイクロコンピュータ |
| JPH02126347A (ja) * | 1988-11-04 | 1990-05-15 | Toyo Commun Equip Co Ltd | メモリアクセス方式 |
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