JPH01177145A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01177145A JPH01177145A JP63000811A JP81188A JPH01177145A JP H01177145 A JPH01177145 A JP H01177145A JP 63000811 A JP63000811 A JP 63000811A JP 81188 A JP81188 A JP 81188A JP H01177145 A JPH01177145 A JP H01177145A
- Authority
- JP
- Japan
- Prior art keywords
- address
- buffer
- instruction
- valid
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
皮血欠ヱ
本発明は情報処理装置に関し、特にベースアドレス、イ
ンデクス値、変位によってオペランドの論理アドレスを
決定する仮想記憶方式を用いた情報処理装置に関する。
ンデクス値、変位によってオペランドの論理アドレスを
決定する仮想記憶方式を用いた情報処理装置に関する。
従来技術
従来の情報処理装置において、オペランド取り出し過程
を第２図のブロック図を参照して説明する。第２図に示
すように、先ず命令実行の第一サイクルで、命令で指定
されるベースレジスタ番号１０１、インデクスレジスタ
番号１０２を夫々ベースレジスタ２、インデクスレジス
タ３に与え、ベースアドレス１０４、インデクス値１０
５を夫々得る。
を第２図のブロック図を参照して説明する。第２図に示
すように、先ず命令実行の第一サイクルで、命令で指定
されるベースレジスタ番号１０１、インデクスレジスタ
番号１０２を夫々ベースレジスタ２、インデクスレジス
タ３に与え、ベースアドレス１０４、インデクス値１０
５を夫々得る。
３人力加算器１はベースアドレス１０４と、インデクス
値１０５と、命令で指定される変位１０３とを入力とし
、出力である実効アドレス１０６を論理アドレスレジス
タ４へ導出する。
値１０５と、命令で指定される変位１０３とを入力とし
、出力である実効アドレス１０６を論理アドレスレジス
タ４へ導出する。
続いて、第二サイクルで、論理アドレスレジスタ４上位
ビット１０７をアドレス変換バッファ５に与えてページ
アドレス１０９を出力させ、論理アドレスレジスタ４の
下位ビット１０８とともに物理アドレスレジスタ６へ導
出する。
ビット１０７をアドレス変換バッファ５に与えてページ
アドレス１０９を出力させ、論理アドレスレジスタ４の
下位ビット１０８とともに物理アドレスレジスタ６へ導
出する。
第三サイクルでは、物理アドレスレジスタ６の出力１１
０を緩衝記憶回路７に与える。オペランドデータが緩衝
記憶上に存在すれば直ちに、存在しなければ主記憶装置
から取出したのちに、＃！１．衝記憶回路７の出力とし
てオペランドデータ１１１が取出される。
０を緩衝記憶回路７に与える。オペランドデータが緩衝
記憶上に存在すれば直ちに、存在しなければ主記憶装置
から取出したのちに、＃！１．衝記憶回路７の出力とし
てオペランドデータ１１１が取出される。
この様に、従来の情報処理装置では、ＲＩ！衝記憶上に
オペランドが存在する場合においても、当該オペランド
の取出しまでに３サイクルを必要とするので、命令の実
効効率が低いという欠点がある。
オペランドが存在する場合においても、当該オペランド
の取出しまでに３サイクルを必要とするので、命令の実
効効率が低いという欠点がある。
発明の目的
本発明は命令の実行効率を向上させることが可能な情報
処理装置を提供することを目的とする。
処理装置を提供することを目的とする。
発明の構成
本発明によれば、命令により夫々指定されるベースアド
レスとインデクス値とを加算して物理アドレスを生成す
る手段と、前記物理アドレスに対応する論理アドレスが
格納された第１のアドレス変換バッファとを含み、この
アドレス変換バッファから出力された論理アドレスによ
り鞍街記・障回路をアクセスするようにした情報処理装
置であって、前記ベースアドレスと前記インデクス値と
の結合値をアドレスとし、このアドレスに対応した物理
アドレスを格納自在とされかつこの格納物理アドレスが
有効か否かを示す有効ビットをも格納自在な第２のアド
レス変換バッファを設け、命令によって前記ベースレジ
スタ及びインデクス値が入力されたとき、このベースア
ドレス及びインデクス値の結合値により前記第２のアド
レス変換バッファがアクセスされて得られた前記有効ビ
ットが無効を示すとき、前記第１のアドレス変換バラ対
応有効ビットを有効とし、前記有効ビットが有効を示す
ときには前記第２のアドレス変換バッファのアクセス出
力を用いて前記緩衝記憶回路をアクセスするようにした
ことを特徴とする情報処理装置が得られる。
レスとインデクス値とを加算して物理アドレスを生成す
る手段と、前記物理アドレスに対応する論理アドレスが
格納された第１のアドレス変換バッファとを含み、この
アドレス変換バッファから出力された論理アドレスによ
り鞍街記・障回路をアクセスするようにした情報処理装
置であって、前記ベースアドレスと前記インデクス値と
の結合値をアドレスとし、このアドレスに対応した物理
アドレスを格納自在とされかつこの格納物理アドレスが
有効か否かを示す有効ビットをも格納自在な第２のアド
レス変換バッファを設け、命令によって前記ベースレジ
スタ及びインデクス値が入力されたとき、このベースア
ドレス及びインデクス値の結合値により前記第２のアド
レス変換バッファがアクセスされて得られた前記有効ビ
ットが無効を示すとき、前記第１のアドレス変換バラ対
応有効ビットを有効とし、前記有効ビットが有効を示す
ときには前記第２のアドレス変換バッファのアクセス出
力を用いて前記緩衝記憶回路をアクセスするようにした
ことを特徴とする情報処理装置が得られる。
実施例
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図において第２図と同等部分は同一符号により示して
いる。本実施例によるオペランド取出し過程は、先ず命
令実効の第一サイクルで、命令で指定されるベースレジ
スタ番号１０１、インチフスレジスタ番号１０２を夫々
ベースレジスタ２、インデクスレジスタ３に与え、３２
ビツトのベースアドレス１０４と、３２ビツトのインデ
クス値１０５を得る。３人力加算器１はベースアドレス
１０４と、インデクス値１０５と、命令で指定される１
２ビツトの変位１０３とを入力とし、出力である３２ビ
ツトの実効アドレス１０６を論理アドレスレジスタ４へ
導出する。
１図において第２図と同等部分は同一符号により示して
いる。本実施例によるオペランド取出し過程は、先ず命
令実効の第一サイクルで、命令で指定されるベースレジ
スタ番号１０１、インチフスレジスタ番号１０２を夫々
ベースレジスタ２、インデクスレジスタ３に与え、３２
ビツトのベースアドレス１０４と、３２ビツトのインデ
クス値１０５を得る。３人力加算器１はベースアドレス
１０４と、インデクス値１０５と、命令で指定される１
２ビツトの変位１０３とを入力とし、出力である３２ビ
ツトの実効アドレス１０６を論理アドレスレジスタ４へ
導出する。
同時に、ベースレジスタ番号１０１と、インチフスレジ
スタ番号１０２とを結合した値をアドレスとして、２つ
のフィールドからな７る第二のアドレス変換バッファ８
をアクセスする。ここで、同一のベースアドレス、イン
デクス値を用いても、変位の大小によって実効アドレス
の上位２０ビツトの値か異なる。そのため、夫々に対応
する物理ページアドレスが第二のアドレス変換バッファ
８の各フィールドに格納さているものとする。
スタ番号１０２とを結合した値をアドレスとして、２つ
のフィールドからな７る第二のアドレス変換バッファ８
をアクセスする。ここで、同一のベースアドレス、イン
デクス値を用いても、変位の大小によって実効アドレス
の上位２０ビツトの値か異なる。そのため、夫々に対応
する物理ページアドレスが第二のアドレス変換バッファ
８の各フィールドに格納さているものとする。
第三の選択回ｌ？８つは３人力加算器１の下位１２ビツ
トからのキャリイ２０３が無い場合は、第二のアドレス
変換バッファ８の第一のフィールド出力２０１を、有る
場合は第二のアドレス変換バッファ８の第二フィールド
出力２０２を夫々選択する。
トからのキャリイ２０３が無い場合は、第二のアドレス
変換バッファ８の第一のフィールド出力２０１を、有る
場合は第二のアドレス変換バッファ８の第二フィールド
出力２０２を夫々選択する。
続いて第二サイクルで、論理アドレスレジスタ４の上位
２０ビツト１０７を第一のアドレス変換バッファ５に与
えて、第一の物理ページアドレス１０９を出力させる。
２０ビツト１０７を第一のアドレス変換バッファ５に与
えて、第一の物理ページアドレス１０９を出力させる。
第一の選択回路１０は第三の選択回路９の出力である有
効ビット２０４が有効の場合には選択回路９の出力であ
る第二の物理ページアドレス２０５を、無効の場合は第
一のアドレス変換バッファ５の出力である第一の物理ペ
ージアドレス１０９を夫々選択する。第二の選択回路１
１は有効ビット２０４が有効の場合は実効アドレスの下
位１２ビツト１０６を、無効の場合は論理アドレスレジ
スタ４の下位１２ビツト１０８を夫々選択する。そして
、第一の選択回路１０の出力２０６と第二の選択回路１
１の出力２０７とを結合した値が物理アドレスレジスタ
６の入力として与えられる。
効ビット２０４が有効の場合には選択回路９の出力であ
る第二の物理ページアドレス２０５を、無効の場合は第
一のアドレス変換バッファ５の出力である第一の物理ペ
ージアドレス１０９を夫々選択する。第二の選択回路１
１は有効ビット２０４が有効の場合は実効アドレスの下
位１２ビツト１０６を、無効の場合は論理アドレスレジ
スタ４の下位１２ビツト１０８を夫々選択する。そして
、第一の選択回路１０の出力２０６と第二の選択回路１
１の出力２０７とを結合した値が物理アドレスレジスタ
６の入力として与えられる。
アドレス変換制御回路１２は有効ビット２０４が有効の
場合は命令実行の第一サイクルで物理アドレスレジスタ
６に入力イネーブル信号２０８を与えて、第一の選択回
路１０の出力２０６と第二の選択回路１１の出力２０７
とを結合した値、即ち第二の物理ページアドレス２０５
と実効アドレスの下位１２ビツト１０６とを結合した値
を物理アドレスレジスタ６に取込ませる。そして、次の
第二サイクルで、ｖ１衝記憶回路７にデータ読出し要求
２０９を与える。従って、オペランドデータがＭ、衝記
憶上に存在すれば直ちに、存在しなれければ主記憶装置
（図示せず）から取出したのちに、緩衝記憶回路７の出
力としてオペランドデータ１１１が取出される。
場合は命令実行の第一サイクルで物理アドレスレジスタ
６に入力イネーブル信号２０８を与えて、第一の選択回
路１０の出力２０６と第二の選択回路１１の出力２０７
とを結合した値、即ち第二の物理ページアドレス２０５
と実効アドレスの下位１２ビツト１０６とを結合した値
を物理アドレスレジスタ６に取込ませる。そして、次の
第二サイクルで、ｖ１衝記憶回路７にデータ読出し要求
２０９を与える。従って、オペランドデータがＭ、衝記
憶上に存在すれば直ちに、存在しなれければ主記憶装置
（図示せず）から取出したのちに、緩衝記憶回路７の出
力としてオペランドデータ１１１が取出される。
有効ビット２０４が無効な場合は、命令実行の第二サイ
クルで、物理アドレスレジスタ６に入力イネーブル信号
２０８を与えて、第一の選択回路１０の出力２０６と第
二の選択回路１１の出力２０７とを結合した値、即ち第
一の物理ページアドレス１０９と論理アドレスレジスタ
４の下位１２ビツト１０８とを結合した値を物理アドレ
スレジスタ６に取込ませる。同時に、第二のアドレス変
換バッファ８の、キャリイ２０３が無い場合は、第一の
フィールドのベースレジスタ番号１０１と、有る場合は
、第二のフィールドのベースレジスタ番号１０１とイン
デクスレジスタ番号１０２とを結合した値で定まるアド
レスに、第一の物理ページアドレス１０９と有効状態を
示す値を格納するために、第二のアドレス変換バッファ
８に第ニアドレス変換バッファ更新指示２１２を与える
。これにより、第二のアドレス変換バッファ８には、常
に第一のアドレス変換バッファ５に格納されている物理
ページアドレスのうち直前までに読出されたページアド
レスが格納されていることになる。そして第三サイクル
で、ｙ、衝記憶回路７にデータ読出し要求２０９を与え
る。
クルで、物理アドレスレジスタ６に入力イネーブル信号
２０８を与えて、第一の選択回路１０の出力２０６と第
二の選択回路１１の出力２０７とを結合した値、即ち第
一の物理ページアドレス１０９と論理アドレスレジスタ
４の下位１２ビツト１０８とを結合した値を物理アドレ
スレジスタ６に取込ませる。同時に、第二のアドレス変
換バッファ８の、キャリイ２０３が無い場合は、第一の
フィールドのベースレジスタ番号１０１と、有る場合は
、第二のフィールドのベースレジスタ番号１０１とイン
デクスレジスタ番号１０２とを結合した値で定まるアド
レスに、第一の物理ページアドレス１０９と有効状態を
示す値を格納するために、第二のアドレス変換バッファ
８に第ニアドレス変換バッファ更新指示２１２を与える
。これにより、第二のアドレス変換バッファ８には、常
に第一のアドレス変換バッファ５に格納されている物理
ページアドレスのうち直前までに読出されたページアド
レスが格納されていることになる。そして第三サイクル
で、ｙ、衝記憶回路７にデータ読出し要求２０９を与え
る。
従って、オペランドデータがＭ街記憶上に存在すれば直
ちに、存在しなければ主記憶装置から取出したのちに、
緩衝記憶回路７の出力としてオペランドデータ１１１が
取出されることになる。
ちに、存在しなければ主記憶装置から取出したのちに、
緩衝記憶回路７の出力としてオペランドデータ１１１が
取出されることになる。
無効化制御回路１３はマイクロ命令デコード信号２１０
によりベースレジスタ２またはインデクスレジスタ３が
書換えられたことを知ると、第二のアドレス変換バ・ｙ
ファ８の＠換えられたベースレジスタまたはインデクス
レジスタの番号に対応するアドレスへ有効ビット無効化
指示２１１を出し、誤ったアドレス変換が行われるのを
抑止する。
によりベースレジスタ２またはインデクスレジスタ３が
書換えられたことを知ると、第二のアドレス変換バ・ｙ
ファ８の＠換えられたベースレジスタまたはインデクス
レジスタの番号に対応するアドレスへ有効ビット無効化
指示２１１を出し、誤ったアドレス変換が行われるのを
抑止する。
発明の詳細
な説明したように本発明によれば、命令で指定されるベ
ースレジスタ番号とインデクスレジスタ番号の値とによ
り検索できる第二のアドレス変換バッファを設けること
により、第二のアドレス変換バッファにオペランドデー
タの物理ページアドレスが格納されていれば、従来より
も１サイクル早い命令実行の第二サイクルでオペランド
データを取出せるため、命令の実行効率が従来よりも高
くなるという効果がある。
ースレジスタ番号とインデクスレジスタ番号の値とによ
り検索できる第二のアドレス変換バッファを設けること
により、第二のアドレス変換バッファにオペランドデー
タの物理ページアドレスが格納されていれば、従来より
も１サイクル早い命令実行の第二サイクルでオペランド
データを取出せるため、命令の実行効率が従来よりも高
くなるという効果がある。
第１図は本発明の実施例のブロック図、第２図は従来の
情報処理装置のブロック図である。 主要部分の符号の説明 １・・・・・・加算器 ２・・・・・・ベースレジスタ ３・・・・・・インデクスレジスタ ４・・・・・・論理アドレスレジスタ ５．８・・・・・・アドレス変換バッファ６・・・・・
・物理アドレスレジスタ ７・・・・・・バッファメモリ ９．１０．１１・・・・・・選択回路 １２・・・・・・アドレス変換制御回路１３・・・・・
・無効化制御回路
情報処理装置のブロック図である。 主要部分の符号の説明 １・・・・・・加算器 ２・・・・・・ベースレジスタ ３・・・・・・インデクスレジスタ ４・・・・・・論理アドレスレジスタ ５．８・・・・・・アドレス変換バッファ６・・・・・
・物理アドレスレジスタ ７・・・・・・バッファメモリ ９．１０．１１・・・・・・選択回路 １２・・・・・・アドレス変換制御回路１３・・・・・
・無効化制御回路
Claims (1)
- （１）命令により夫々指定されるベースアドレスとイン
デクス値とを加算して物理アドレスを生成する手段と、
前記物理アドレスに対応する論理アドレスが格納された
第１のアドレス変換バッファとを含み、このアドレス変
換バッファから出力された論理アドレスにより緩衝記憶
回路をアクセスするようにした情報処理装置であつて、
前記ベースアドレスと前記インデクス値との結合値をア
ドレスとし、このアドレスに対応した物理アドレスを格
納自在とされかつこの格納物理アドレスが有効か否かを
示す有効ビットをも格納自在な第２のアドレス変換バッ
ファを設け、命令によって前記ベースレジスタ及びイン
デクス値が入力されたとき、このベースアドレス及びイ
ンデクス値の結合値により前記第２のアドレス変換バッ
ファがアクセスされて得られた前記有効ビットが無効を
示すとき、前記第１のアドレス変換バッファから出力さ
れた物理アドレスを前記第２のアドレス変換バッファの
対応アドレスへ格納すると共に対応有効ビットを有効と
し、前記有効ビットが有効を示すときには前記第２のア
ドレス変換バッファのアクセス出力を用いて前記緩衝記
憶回路をアクセスするようにしたことを特徴とする情報
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000811A JPH01177145A (ja) | 1988-01-06 | 1988-01-06 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000811A JPH01177145A (ja) | 1988-01-06 | 1988-01-06 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01177145A true JPH01177145A (ja) | 1989-07-13 |
Family
ID=11484063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63000811A Pending JPH01177145A (ja) | 1988-01-06 | 1988-01-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01177145A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04277846A (ja) * | 1991-03-06 | 1992-10-02 | Fujitsu Ltd | 高速アドレス変換方式 |
| JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
| US5923864A (en) * | 1989-07-25 | 1999-07-13 | Fujitsu Limited | Virtual storage address space access control system including auxiliary translation lookaside buffer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956278A (ja) * | 1982-09-27 | 1984-03-31 | Hitachi Ltd | デ−タ処理装置 |
-
1988
- 1988-01-06 JP JP63000811A patent/JPH01177145A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956278A (ja) * | 1982-09-27 | 1984-03-31 | Hitachi Ltd | デ−タ処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923864A (en) * | 1989-07-25 | 1999-07-13 | Fujitsu Limited | Virtual storage address space access control system including auxiliary translation lookaside buffer |
| JPH04277846A (ja) * | 1991-03-06 | 1992-10-02 | Fujitsu Ltd | 高速アドレス変換方式 |
| JPH0594370A (ja) * | 1991-04-25 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | コンピユータメモリシステム及び仮想メモリアドレツシング区分方法 |
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