JPS58111437A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS58111437A JPS58111437A JP21565281A JP21565281A JPS58111437A JP S58111437 A JPS58111437 A JP S58111437A JP 21565281 A JP21565281 A JP 21565281A JP 21565281 A JP21565281 A JP 21565281A JP S58111437 A JPS58111437 A JP S58111437A
- Authority
- JP
- Japan
- Prior art keywords
- switches
- logic
- circuit
- output
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理回路、特に集積回路化された論理回路に関
する亀のである。
する亀のである。
一般に大規模外論理回路を構成するに当り、複数の機能
プロ、りをそのブロックの数のうち任意の数だけ別の機
能を持った奄のに切換えるための制御信号を得たい場合
がある。具体的に言えｄｎ個の入出力ポートのうち指定
されたｍ個を出力専用ポートに他を入力専用ポートにす
るための制御信号、またｎビット信号の内下位ｍビ、ト
だけを反転するための制御信号等、この様な信号り例を
数えれに限りがない程多く使扇されている。第１表にこ
のような制御信号の１例を真理値表として第１表に示す
。
プロ、りをそのブロックの数のうち任意の数だけ別の機
能を持った奄のに切換えるための制御信号を得たい場合
がある。具体的に言えｄｎ個の入出力ポートのうち指定
されたｍ個を出力専用ポートに他を入力専用ポートにす
るための制御信号、またｎビット信号の内下位ｍビ、ト
だけを反転するための制御信号等、この様な信号り例を
数えれに限りがない程多く使扇されている。第１表にこ
のような制御信号の１例を真理値表として第１表に示す
。
第１表
第１ｆｓ、に示される真理値をとる信号を発生させゐ回
路として第１図に示される様な回路が一般的である。し
かしながら第１図の様な回路構成においてはゲートを構
成するトランジスタ数が多いばか詐でなくその出力信号
を目的とする機能プロ。
路として第１図に示される様な回路が一般的である。し
かしながら第１図の様な回路構成においてはゲートを構
成するトランジスタ数が多いばか詐でなくその出力信号
を目的とする機能プロ。
夕へ導入する配線数が多くなり集積回路化した時効果的
でない。
でない。
本発明はこの様な点に艦みてなされたものであり、本発
明の目的とするところはより少ないトランジスタ数で第
１表のごとき真理値を持つ信号を得る論理回路を提供す
ることにある。
明の目的とするところはより少ないトランジスタ数で第
１表のごとき真理値を持つ信号を得る論理回路を提供す
ることにある。
また本発明の他の目的はその出力信号を効果的に１より
少ない配線領域しか占有せずに他の機能ブロックに導入
できる論理回路を提供することにある。
少ない配線領域しか占有せずに他の機能ブロックに導入
できる論理回路を提供することにある。
さらに本発明の他の目的は第１表に示す様な論理ばかり
でなくさらに複雑な論理信号を発生し得る論理回路を提
供するととｋある。
でなくさらに複雑な論理信号を発生し得る論理回路を提
供するととｋある。
本発明はトランジスタで構成され九３個以上のスイッチ
を直列に接続しそれぞれの接続点もしくは端部を出力と
し、前記直列接続されたスイッチの両端に特定の電位、
あるいは入力信号を与えるとともに複数の入力信号の状
態に対応して前記直列接続されたスイッチのうちの１つ
のスイッチを開くことによって出力を決定することを％
徽とする。
を直列に接続しそれぞれの接続点もしくは端部を出力と
し、前記直列接続されたスイッチの両端に特定の電位、
あるいは入力信号を与えるとともに複数の入力信号の状
態に対応して前記直列接続されたスイッチのうちの１つ
のスイッチを開くことによって出力を決定することを％
徽とする。
以下図面を参照しながら本発明の実施例を詳細に説明す
る。
る。
第２図は本発明によシ亀１表の真理値を集塊した論理回
路の実施例を示す図である。第２図において入力信号は
Ａ、Ｂ、Ｃの３ビツト、出力は０４〜０＄の８ビツトで
ありスイッチを構成するトランジスタ８１〜８８はｎチ
ャンネルＭＯ８ＦＥＴを想定している。今、入力体号Ａ
、Ｂ 、Ｃがそれぞれ０，１，１の値をとった時ゲー
トＧ４及びイｙ バー ｆｉ Ｉ ４によりスイッチＳ
４は開かれ他のスイッチはすべて閉じている。また第２
図中スイッチ群の最上端に加えているＧＮＤは論理レベ
ルゝゝ０σ最下端に加えているＶＤＤは論理レベルゝゝ
１“に対応している。したがって出力Ｏｌ〜０８の値は
表１の真理値表の値をとることは明らかである。
路の実施例を示す図である。第２図において入力信号は
Ａ、Ｂ、Ｃの３ビツト、出力は０４〜０＄の８ビツトで
ありスイッチを構成するトランジスタ８１〜８８はｎチ
ャンネルＭＯ８ＦＥＴを想定している。今、入力体号Ａ
、Ｂ 、Ｃがそれぞれ０，１，１の値をとった時ゲー
トＧ４及びイｙ バー ｆｉ Ｉ ４によりスイッチＳ
４は開かれ他のスイッチはすべて閉じている。また第２
図中スイッチ群の最上端に加えているＧＮＤは論理レベ
ルゝゝ０σ最下端に加えているＶＤＤは論理レベルゝゝ
１“に対応している。したがって出力Ｏｌ〜０８の値は
表１の真理値表の値をとることは明らかである。
また第１図の従来例によれば出力０１〜Ｏ畠を目的とす
る機能ブロック（図示せず、）へ導入するには０１〜０
廖の出力信号線を全て配線により導入する必要があり出
力数が増せばさらに配線数が増加してしまうが本発Ｆ！
ＡＫよる第２図の実施例においては入力信号Ａ、Ｂ、Ｃ
を目的とする機能ブロックへ導入し各機能ブロック間は
各スイッチ間を接続する１１１１本のみを配線すればよ
い。
る機能ブロック（図示せず、）へ導入するには０１〜０
廖の出力信号線を全て配線により導入する必要があり出
力数が増せばさらに配線数が増加してしまうが本発Ｆ！
ＡＫよる第２図の実施例においては入力信号Ａ、Ｂ、Ｃ
を目的とする機能ブロックへ導入し各機能ブロック間は
各スイッチ間を接続する１１１１本のみを配線すればよ
い。
第３図に本発明の他の実施例を示す。
第３図社第２表の真理値表を満足する、本発明により構
成し九論理回路である。
成し九論理回路である。
第２表
この例では第１表で示した論理動作より、より一般的な
屯のといえる。これは第１表の論理組合せに入力Ａ、Ｂ
、Ｃの状態にかかわらず出力０１〜０・をすべて論理値
ゝＯＩにする制御入力信号Ｄｉとすべて論理値１１”に
する制御入力信号Ｅｎとを加えたものであるが、第３図
中の直列接続されたスイッチの両端の電位を制御するの
みでよく回路構成は非常に、簡略化されている。
屯のといえる。これは第１表の論理組合せに入力Ａ、Ｂ
、Ｃの状態にかかわらず出力０１〜０・をすべて論理値
ゝＯＩにする制御入力信号Ｄｉとすべて論理値１１”に
する制御入力信号Ｅｎとを加えたものであるが、第３図
中の直列接続されたスイッチの両端の電位を制御するの
みでよく回路構成は非常に、簡略化されている。
さらに第４図に他の実施例を示す。第４図は第３表の真
理値表を本発明により構成し九論理回路である。
理値表を本発明により構成し九論理回路である。
第３表
第３表の真理値は第１表のそれより複雑であるにもかか
わらず回路構成は非常に簡略化されている。
わらず回路構成は非常に簡略化されている。
以上実施例の説明のごとく本発明によれば、より簡略化
され九回路構成、すなわちより少ないトランジスタ数で
第１表〜第３表のごとき論理を得ることが出来る。また
集積回路化された時の配線を減少させ得る。
され九回路構成、すなわちより少ないトランジスタ数で
第１表〜第３表のごとき論理を得ることが出来る。また
集積回路化された時の配線を減少させ得る。
尚、本実施例においてはスイッチを構成するトランジス
タとしてＮチャンネルＭＯ８ＦＥＴとしたが、これはＰ
チャンネルＭＯ８ＦＥＴでもよくまた０ＭＯ８構成、他
のトランジスタでも何らさしつかえない。さらにスイッ
チを開くための回路としてアンドゲート、インバータと
しであるがこれもスイッチを開く目的を達するならどん
なゲート構成でもよい。
タとしてＮチャンネルＭＯ８ＦＥＴとしたが、これはＰ
チャンネルＭＯ８ＦＥＴでもよくまた０ＭＯ８構成、他
のトランジスタでも何らさしつかえない。さらにスイッ
チを開くための回路としてアンドゲート、インバータと
しであるがこれもスイッチを開く目的を達するならどん
なゲート構成でもよい。
第１図は第１表の論理を実現する従来例による論理回路
を示す図、第２図は第１表の論理を実現する本発明によ
る論理回路を示す図、第３図は第２表のＷ１７ｅｍを実
現する本発明による論理回路を示す図、第４図は第３表
の論１を実現する本発明による論理回路を示す図である
。 Ａ 、Ｂ 、Ｃ・・・・・・論理入力、０．〜０．・・
・・・・論理出力。 第を閉 １６４閏
を示す図、第２図は第１表の論理を実現する本発明によ
る論理回路を示す図、第３図は第２表のＷ１７ｅｍを実
現する本発明による論理回路を示す図、第４図は第３表
の論１を実現する本発明による論理回路を示す図である
。 Ａ 、Ｂ 、Ｃ・・・・・・論理入力、０．〜０．・・
・・・・論理出力。 第を閉 １６４閏
Claims (1)
- トランジスタで構成された少なくとも３個以上のスイッ
チを、直列ＫＷ＠し、それぞれの接続点もしくは端部を
出力とし、前記直列接続されたスイッチの両端に特定の
電位あるいは入力信号を与えるとと４に、他の複数の入
力信号の状態に対応して前記直列接続されたスイッチの
うちの１つを開くことＫよって前記出力を決定すること
を４１１１とした論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21565281A JPS58111437A (ja) | 1981-12-24 | 1981-12-24 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21565281A JPS58111437A (ja) | 1981-12-24 | 1981-12-24 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111437A true JPS58111437A (ja) | 1983-07-02 |
| JPS6340047B2 JPS6340047B2 (ja) | 1988-08-09 |
Family
ID=16675940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21565281A Granted JPS58111437A (ja) | 1981-12-24 | 1981-12-24 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111437A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54123051A (en) * | 1978-03-17 | 1979-09-25 | Toshiba Corp | Display device |
| JPS5545055A (en) * | 1978-09-28 | 1980-03-29 | Tokyo Shibaura Electric Co | Display device |
-
1981
- 1981-12-24 JP JP21565281A patent/JPS58111437A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54123051A (en) * | 1978-03-17 | 1979-09-25 | Toshiba Corp | Display device |
| JPS5545055A (en) * | 1978-09-28 | 1980-03-29 | Tokyo Shibaura Electric Co | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6340047B2 (ja) | 1988-08-09 |
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