JPH0257377B2 - - Google Patents
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- JPH0257377B2 JPH0257377B2 JP56023025A JP2302581A JPH0257377B2 JP H0257377 B2 JPH0257377 B2 JP H0257377B2 JP 56023025 A JP56023025 A JP 56023025A JP 2302581 A JP2302581 A JP 2302581A JP H0257377 B2 JPH0257377 B2 JP H0257377B2
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- input
- circuit
- data
- output
- logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Microcomputers (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、論理回路のデータ入力装置、特にワ
ンチツプマイクロコンピユータにおけるデータ入
力装置に関するものである。
ンチツプマイクロコンピユータにおけるデータ入
力装置に関するものである。
ワンチツプのマイクロコンピユータは、例えば
その演算部（CPU）、メモリ、入出力部等を構成
するための回路素子が公知のLSI技術によつて１
つの半導体基板上に構成される。この入力部は、
通常、入力信号を、２値信号とみなして入力する
ように構成される。この場合の入力部における論
理スレツシヨールド電圧は、例えばトランジス
タ・トランジスタ・ロジツク回路から出力される
信号レベルを判別するためのレベルのような、適
当な値の固定レベルとされる。
その演算部（CPU）、メモリ、入出力部等を構成
するための回路素子が公知のLSI技術によつて１
つの半導体基板上に構成される。この入力部は、
通常、入力信号を、２値信号とみなして入力する
ように構成される。この場合の入力部における論
理スレツシヨールド電圧は、例えばトランジス
タ・トランジスタ・ロジツク回路から出力される
信号レベルを判別するためのレベルのような、適
当な値の固定レベルとされる。
しかしながら、マイクロコンピユータを種々の
用途に使用できるようにするために、上記入力部
は、種々の論理スレツシヨールド電圧を取り得る
ように構成されることによつて種々の信号発生装
置から出力される信号を入力し得るようにされて
いることが望ましい。また、この場合において、
LSIとして構成されるマイクロコンピユータは、
その外部端子が増加させられないような構成とさ
れている方が望ましい。
用途に使用できるようにするために、上記入力部
は、種々の論理スレツシヨールド電圧を取り得る
ように構成されることによつて種々の信号発生装
置から出力される信号を入力し得るようにされて
いることが望ましい。また、この場合において、
LSIとして構成されるマイクロコンピユータは、
その外部端子が増加させられないような構成とさ
れている方が望ましい。
従つて、本発明の目的は、１つの入力用外部端
子を介して供給される入力信号を、２種以上の論
理スレツシヨールド電圧で判別し得るようにし、
かつ外部端子の増加を抑えることができるように
した論理回路のデータ入力装置を提供することに
ある。
子を介して供給される入力信号を、２種以上の論
理スレツシヨールド電圧で判別し得るようにし、
かつ外部端子の増加を抑えることができるように
した論理回路のデータ入力装置を提供することに
ある。
以下、第１図ないし第３図の実施例により本発
明を詳細に説明する。
明を詳細に説明する。
第１図は、本発明の一実施例の回路ブロツク図
である。
である。
同図において、D0ないしD7は、マイクロコン
ピユータを構成するLSIの信号入力用外部端子で
ある。
ピユータを構成するLSIの信号入力用外部端子で
ある。
上記外部端子D0には、インバータ回路IV10及
びIV20から構成されたインプツトバツフアBP0の
入力端子、及びコンパレータCMP0の非反転入力
端子が接続されている。
びIV20から構成されたインプツトバツフアBP0の
入力端子、及びコンパレータCMP0の非反転入力
端子が接続されている。
上記インプツトバツフアBP0の出力端子は、絶
縁ゲート電界効果トランジスタ（MISFET）か
ら構成されたスイツチS10を介してアドレスバス
BUSを構成する線l0に接続されている。
縁ゲート電界効果トランジスタ（MISFET）か
ら構成されたスイツチS10を介してアドレスバス
BUSを構成する線l0に接続されている。
同様に、上記コンパレータCMP0の出力端子
は、MISFETから構成されてスイツチS20を介し
て上記線l0に接続されている。
は、MISFETから構成されてスイツチS20を介し
て上記線l0に接続されている。
上記外部端子D6には、インバータ回路IV16及
びIV26から構成されたインプツトバツフアBP6の
入力端子、及びコンパレータCMP6の非反転入力
端子が接続されている。上記インプツトバツフア
BP6及びコンパレータCMP6の出力端子は、それ
ぞれスイツチS16及びS26を介してデータバスBUS
を構成する線l6に共通接続されている。
びIV26から構成されたインプツトバツフアBP6の
入力端子、及びコンパレータCMP6の非反転入力
端子が接続されている。上記インプツトバツフア
BP6及びコンパレータCMP6の出力端子は、それ
ぞれスイツチS16及びS26を介してデータバスBUS
を構成する線l6に共通接続されている。
上記コンパレータCMP0ないしCMP6の反転入
力端子は、外部端子D7に接続されている。
力端子は、外部端子D7に接続されている。
上記外部端子D7には、またインバータ回路
IV17及びIV27から構成されたインプツトバツフア
BP7の入力端子が接続されている。
IV17及びIV27から構成されたインプツトバツフア
BP7の入力端子が接続されている。
上記インプツトバツフアBP7の出力端子はスイ
ツチS17を介してデータバスBUSを構成する線l7
に接続されている。
ツチS17を介してデータバスBUSを構成する線l7
に接続されている。
上記インプツトバツフアBP0ないしBP7の出力
端子に接続されたスイツチS10ないしS17は、その
制御端子、すなわちゲート電極が線l8に共通接続
されている。
端子に接続されたスイツチS10ないしS17は、その
制御端子、すなわちゲート電極が線l8に共通接続
されている。
同様に、上記コンパレータCMP0ないしCMP6
の出力端子に接続されたスイツチS20ないしS26は
その制御端子が線l9に共通接続されている。
の出力端子に接続されたスイツチS20ないしS26は
その制御端子が線l9に共通接続されている。
上記線l8，l9は、レジスタRGの出力信号が供給
されるデコーダ回路DECの出力端子に接続され
ている。
されるデコーダ回路DECの出力端子に接続され
ている。
上記レジスタRGは、アドレスバスABUSに接
続される入力端子、データ読み込み制御信号が供
給される端子Ｗ及びリセツト信号が供給される端
子Ｒを持つている。上記端子Ｗ及びＲには、図示
しない制御回路から上記信号が供給される。
続される入力端子、データ読み込み制御信号が供
給される端子Ｗ及びリセツト信号が供給される端
子Ｒを持つている。上記端子Ｗ及びＲには、図示
しない制御回路から上記信号が供給される。
この実施例においては、特に制限されないが、
上記インプツトバツフアBP0ないしBP7は、その
論理スレツシヨールド電圧が、公知のトランジス
タ・トランジスタ・ロジツク（TTL）回路から
出力される信号レベルを判別するためのレベルと
一致させられる。
上記インプツトバツフアBP0ないしBP7は、その
論理スレツシヨールド電圧が、公知のトランジス
タ・トランジスタ・ロジツク（TTL）回路から
出力される信号レベルを判別するためのレベルと
一致させられる。
なお、上記インプツトバツフアBP0ないしBP7
を構成するための各インバータ回路は、例えば第
２図に示されたように、ゲート・ソース間が接続
されたデイプレツシヨンモードの負荷
MISFETQ1及びエンハンスメントモードの駆動
MISFETQ2から構成される。図示のようなイン
バータ回路の場合、その論理スレツシヨールド電
圧は、負荷MISFETQ1と駆動MISFETQ2の相対
的な大きさを変更することによつて変更すること
ができる。
を構成するための各インバータ回路は、例えば第
２図に示されたように、ゲート・ソース間が接続
されたデイプレツシヨンモードの負荷
MISFETQ1及びエンハンスメントモードの駆動
MISFETQ2から構成される。図示のようなイン
バータ回路の場合、その論理スレツシヨールド電
圧は、負荷MISFETQ1と駆動MISFETQ2の相対
的な大きさを変更することによつて変更すること
ができる。
上記コンパレータCMP0ないしCMP6のそれぞ
れは、例えば第３図に示されたような構成とされ
る。
れは、例えば第３図に示されたような構成とされ
る。
第３図においては、MISFETQ3ないしQ7によ
つて第１段目差動増幅回路が構成され、
MISFETQ8ないしQ12によつて第２段目差動増幅
回路が構成されている。上記第１段目差動増幅回
路において、特に制限されないが、MISFETQ7
は、クロツクパルスCPによつて駆動される。そ
の結果として、第３図のコンパレータは、クロツ
クパルスCPが供給されたときに動作状態にされ
る。
つて第１段目差動増幅回路が構成され、
MISFETQ8ないしQ12によつて第２段目差動増幅
回路が構成されている。上記第１段目差動増幅回
路において、特に制限されないが、MISFETQ7
は、クロツクパルスCPによつて駆動される。そ
の結果として、第３図のコンパレータは、クロツ
クパルスCPが供給されたときに動作状態にされ
る。
なお、第１図ないし第３図において、各
MISFETは、ｎチヤンネル型とされる。Q1のよ
うなデイプレツシヨンモードのMISFETは、Q2
のようなエンハンスメントモードのMISFETと
異なつた記号とされている。
MISFETは、ｎチヤンネル型とされる。Q1のよ
うなデイプレツシヨンモードのMISFETは、Q2
のようなエンハンスメントモードのMISFETと
異なつた記号とされている。
第１図の実施例に従うと、外部端子D0ないし
D7に供給される入力信号は、それぞれ対応する
インプツトバツフアBP0ないしBP7によつてそれ
ぞれのレベルが判別され、また上記外部端子D0
ないしD7のうちのD0ないしD6に供給される入力
信号は、それぞれ対応するコンパレータCMP0な
いしCMP6によつてそれぞれのレベルが判別され
る。
D7に供給される入力信号は、それぞれ対応する
インプツトバツフアBP0ないしBP7によつてそれ
ぞれのレベルが判別され、また上記外部端子D0
ないしD7のうちのD0ないしD6に供給される入力
信号は、それぞれ対応するコンパレータCMP0な
いしCMP6によつてそれぞれのレベルが判別され
る。
上記インプツトバツフアBP0ないしBP7もしく
は上記コンパレータCMP0ないしCMP6の出力信
号は、スイツチS10ないしS17もしくはS20ないし
S26がマイクロコンピユータのプログラムに従つ
てスイツチ制御されることに従つて内部データバ
スBUSに転送される。
は上記コンパレータCMP0ないしCMP6の出力信
号は、スイツチS10ないしS17もしくはS20ないし
S26がマイクロコンピユータのプログラムに従つ
てスイツチ制御されることに従つて内部データバ
スBUSに転送される。
例えば上記外部端子D0ないしD7に、TTL回路
もしくはそれと同様な出力特性を持つ回路（図示
しない）の出力端子が結合されている場合、先
ず、線l8のレベルをハイレベルにさせるためのデ
ータ信号が図示しないメモリもしくはレジスタか
らアドレスバスABUSに出力される。
もしくはそれと同様な出力特性を持つ回路（図示
しない）の出力端子が結合されている場合、先
ず、線l8のレベルをハイレベルにさせるためのデ
ータ信号が図示しないメモリもしくはレジスタか
らアドレスバスABUSに出力される。
次に、レジスタRGの端子Ｗに、読み込み制御
信号が供給される。これによつて、上記アドレス
バスにおけるデータが上記レジスタRGに読み込
まれる。デコーダ回路DECは、上記レジスタRG
の出力信号をデコードし、上記線l8をハイレベル
にさせる。
信号が供給される。これによつて、上記アドレス
バスにおけるデータが上記レジスタRGに読み込
まれる。デコーダ回路DECは、上記レジスタRG
の出力信号をデコードし、上記線l8をハイレベル
にさせる。
前記線l8におけるハイレベル信号によつてスイ
ツチS10ないしS17がオン状態にされ、その結果、
インプツトバツフアBP0ないしBP7の出力信号
が、データバスBUSの対応する線l0ないしl7に供
給される。
ツチS10ないしS17がオン状態にされ、その結果、
インプツトバツフアBP0ないしBP7の出力信号
が、データバスBUSの対応する線l0ないしl7に供
給される。
上記データバスBUSに供給された信号は、図
示しないレジスタもしくはメモリに読み込まれ
る。
示しないレジスタもしくはメモリに読み込まれ
る。
次に、上記レジスタRGの端子Ｒにリセツト信
号が供給される。これに応じて、デコーダ回路
DECから線l8に供給されている信号はロウレベル
にもどされ、上記スイツチS10ないしS17はオフ状
態にされる。上記スイツチS10ないしS17がオフ状
態にされることによつて、上記インプツトバツフ
アBP0ないしBP7の出力端子とデータバスBUSと
が電気的に分離される。これによつて、上記デー
タバスBUSを、図示しない他の回路によつて支
配させることができるようになる。コンパレータ
CMP0ないしCMP6の出力信号をデータバスBUS
に転送させる場合は、同様に、線l9をハイレベル
にさせるためのデータ信号をレジスタRGにセツ
トさせれば良い。なお、この場合、LSIの外部に
適当なバイアス回路を設け、このバイアス回路か
ら出力される電圧を論理スレツシヨールド電圧と
して、外部端子D7を介してコンパレータCMP0な
いしCMP6の反転入力端子に供給することにな
る。
号が供給される。これに応じて、デコーダ回路
DECから線l8に供給されている信号はロウレベル
にもどされ、上記スイツチS10ないしS17はオフ状
態にされる。上記スイツチS10ないしS17がオフ状
態にされることによつて、上記インプツトバツフ
アBP0ないしBP7の出力端子とデータバスBUSと
が電気的に分離される。これによつて、上記デー
タバスBUSを、図示しない他の回路によつて支
配させることができるようになる。コンパレータ
CMP0ないしCMP6の出力信号をデータバスBUS
に転送させる場合は、同様に、線l9をハイレベル
にさせるためのデータ信号をレジスタRGにセツ
トさせれば良い。なお、この場合、LSIの外部に
適当なバイアス回路を設け、このバイアス回路か
ら出力される電圧を論理スレツシヨールド電圧と
して、外部端子D7を介してコンパレータCMP0な
いしCMP6の反転入力端子に供給することにな
る。
なお、上記コンパレータCMP0ないしCMP6の
非反転入力端子には、２値信号だけでなく、例え
ばサーミスタを使用した温度検出回路のようなア
ナログ回路から出力されるアナログ信号をも供給
するようにすることができる。上記第１図の入力
装置を備えるLSI化されたマイクロコンピユータ
は、従つて比較的多くの用途において使用され得
る。
非反転入力端子には、２値信号だけでなく、例え
ばサーミスタを使用した温度検出回路のようなア
ナログ回路から出力されるアナログ信号をも供給
するようにすることができる。上記第１図の入力
装置を備えるLSI化されたマイクロコンピユータ
は、従つて比較的多くの用途において使用され得
る。
第１図の入力装置は、上記のように、少ない外
部端子しか必要としない。
部端子しか必要としない。
第４図は、参考例の回路図である。同図におい
て信号入力用外部端子IPには互いにスレツシヨ
ールド電圧の異なる複数個のインプツトバツフア
VTH1〜VTHoの入力端子が共通接続配置されてお
り、また上記各インプツトバツフアVTH1〜VTHoの
出力端子とLSI内部のデータバスBUSとの間にそ
れぞれアドレススイツチS1〜Soが接続されてい
る。この参考例では、スイツチS1ないしSoのう
ち、所望のものが前記実施例と同様な方法によつ
てスイツチ制御される。その結果、所望のスレツ
シヨールド電圧によつてレベル判別された信号が
データバスBUSに転送されることになる。
て信号入力用外部端子IPには互いにスレツシヨ
ールド電圧の異なる複数個のインプツトバツフア
VTH1〜VTHoの入力端子が共通接続配置されてお
り、また上記各インプツトバツフアVTH1〜VTHoの
出力端子とLSI内部のデータバスBUSとの間にそ
れぞれアドレススイツチS1〜Soが接続されてい
る。この参考例では、スイツチS1ないしSoのう
ち、所望のものが前記実施例と同様な方法によつ
てスイツチ制御される。その結果、所望のスレツ
シヨールド電圧によつてレベル判別された信号が
データバスBUSに転送されることになる。
第５図は更に他の参考例の回路図であり、前記
第４図のインプツトバツフアVTH1〜VTHoの代りに
コンパレータCMP1〜CMPoを用いたものである。
第４図のインプツトバツフアVTH1〜VTHoの代りに
コンパレータCMP1〜CMPoを用いたものである。
上記第４図及び第５図の参考例によると、LSI
の外部には、スレツシヨールド電圧を形成するた
めの回路を設けなくても良い。
の外部には、スレツシヨールド電圧を形成するた
めの回路を設けなくても良い。
以上第１図ないし第３図の実施例に基いて説明
したように、本発明によれば、所望のスレツシヨ
ールド電圧によつて判別すべき入力信号を同一の
LSI入力ピン（外部端子）に入力し、２種以上の
判定値により入力信号を判定読込みができるよう
にするとともに、判定値入力のための端子を他の
用途の外部端子と共用するようにしたので、外部
端子（ピン）の増加なしで、LSIの入力ピンの多
機能化ができ、かつLSIの小型化ができる。
したように、本発明によれば、所望のスレツシヨ
ールド電圧によつて判別すべき入力信号を同一の
LSI入力ピン（外部端子）に入力し、２種以上の
判定値により入力信号を判定読込みができるよう
にするとともに、判定値入力のための端子を他の
用途の外部端子と共用するようにしたので、外部
端子（ピン）の増加なしで、LSIの入力ピンの多
機能化ができ、かつLSIの小型化ができる。
第１図は、実施例の論理回路のデータ入力装置
の一例を示す図、第２図は、インバータ回路の回
路図、第３図は、コンパレータの回路図、第４図
は、参考例の構成を示す図、第５図は、他の参考
例の構成を示す図である。 D0〜D7，IP……入力ピン、BP0〜BP7，VTH1〜
VTHo……インプツトインバータ、S1〜So……スイ
ツチ、BUS……LSI内部データバス、CMP0〜
CMPo……コンパレータ。
の一例を示す図、第２図は、インバータ回路の回
路図、第３図は、コンパレータの回路図、第４図
は、参考例の構成を示す図、第５図は、他の参考
例の構成を示す図である。 D0〜D7，IP……入力ピン、BP0〜BP7，VTH1〜
VTHo……インプツトインバータ、S1〜So……スイ
ツチ、BUS……LSI内部データバス、CMP0〜
CMPo……コンパレータ。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２外部端子と、 所定の論理スレツシヨールド電圧を持ち入力が
上記第１外部端子に結合されデータバスに供給さ
れるべき出力を形成する第１入力回路と、 所定の論理スレツシヨールド電圧を持ち入力が
上記第２外部端子に結合された第２入力回路と、 上記第１外部端子に供給される電圧によつて論
理スレツシヨールド電圧が決定され入力が上記第
２外部端子に結合された第３入力回路と、 上記第２、第３入力回路の出力と上記データバ
スとの間に設けられ制御信号によつて動作制御さ
れることによつて上記第２入力回路の出力もしく
は上記第３入力回路の出力を上記データバスに供
給する選択手段と、 を少なくとも備えて成ることを特徴とする論理回
路のデータ入力装置。 ２ 上記選択手段は、それぞれ上記第２第、３入
力回路の出力と上記データバスとの間に設けられ
制御信号によつてスイツチ制御されるスイツチ素
子を備えて成ることを特徴とする特許請求の範囲
第１項記載の論理回路のデータ入力装置。 ３ 上記第３入力回路は、上記第１外部端子の電
圧と上記第２外部端子の入力とを比較するコンパ
レータ回路からなることを特徴とする特許請求の
範囲第１項又は第２項記載の論理回路のデータ入
力装置。 ４ 上記第１、第２入力回路は、インバータ回路
からなることを特徴とする特許請求の範囲第１項
ないし第３項のうち１に記載の論理回路のデータ
入力装置。 ５ 上記第１ないし第３入力回路及び選択手段が
ワンチツプマイクロコンピユータにおけるデータ
入力装置を構成しているものであることを特徴と
する特許請求の範囲第１項ないし第４項のうちの
１に記載の論理回路のデータ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56023025A JPS57138220A (en) | 1981-02-20 | 1981-02-20 | Data input equipment for logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56023025A JPS57138220A (en) | 1981-02-20 | 1981-02-20 | Data input equipment for logical circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029807A Division JPH021085A (ja) | 1989-02-10 | 1989-02-10 | データ入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138220A JPS57138220A (en) | 1982-08-26 |
| JPH0257377B2 true JPH0257377B2 (ja) | 1990-12-04 |
Family
ID=12098935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56023025A Granted JPS57138220A (en) | 1981-02-20 | 1981-02-20 | Data input equipment for logical circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57138220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0576266U (ja) * | 1992-03-24 | 1993-10-19 | 株式会社浅利研究所 | いか釣針 |
| JPH0613465U (ja) * | 1992-07-28 | 1994-02-22 | 株式会社浅利研究所 | いか釣針 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59195846U (ja) * | 1983-06-10 | 1984-12-26 | 三洋電機株式会社 | 分周回路の入力回路 |
| JPS59195845U (ja) * | 1983-06-10 | 1984-12-26 | 三洋電機株式会社 | 分周回路の入力回路 |
| JPS60244123A (ja) * | 1984-05-18 | 1985-12-04 | Fujitsu Ltd | Ｃｍｏｓマスタスライス半導体装置 |
| JPH025168A (ja) * | 1988-06-22 | 1990-01-10 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JPH021085A (ja) * | 1989-02-10 | 1990-01-05 | Hitachi Ltd | データ入力装置 |
| JPH0525840U (ja) * | 1991-09-12 | 1993-04-02 | 日本電気株式会社 | 集積回路の入力回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835762A (ja) * | 1971-09-10 | 1973-05-26 | ||
| JPS6022531B2 (ja) * | 1975-10-09 | 1985-06-03 | 三菱電機株式会社 | シユミツト回路 |
| JPS5411167U (ja) * | 1977-06-24 | 1979-01-24 | ||
| JPS55147039A (en) * | 1979-05-04 | 1980-11-15 | Mitsubishi Electric Corp | Logic circuit |
-
1981
- 1981-02-20 JP JP56023025A patent/JPS57138220A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0576266U (ja) * | 1992-03-24 | 1993-10-19 | 株式会社浅利研究所 | いか釣針 |
| JPH0613465U (ja) * | 1992-07-28 | 1994-02-22 | 株式会社浅利研究所 | いか釣針 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138220A (en) | 1982-08-26 |
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