JPS5812364A - 入出力保護回路 - Google Patents
入出力保護回路Info
- Publication number
- JPS5812364A JPS5812364A JP56110207A JP11020781A JPS5812364A JP S5812364 A JPS5812364 A JP S5812364A JP 56110207 A JP56110207 A JP 56110207A JP 11020781 A JP11020781 A JP 11020781A JP S5812364 A JPS5812364 A JP S5812364A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- resistor
- input
- gated diode
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｍｏ８型集積紬路装置における入出力保護
回路に関する。
回路に関する。
一般Ｋ Ｍｏ５ＩＪＩは、約５ｖ程度の低電圧で動作す
るように設計されているため、このＬｉ２を外部回路に
ｔａ続する場合は、その取シ扱いに充分な注意を必要と
する。すなわち、人体は場合によっては数百ＶＫＩＩ電
していることがあｐ。
るように設計されているため、このＬｉ２を外部回路に
ｔａ続する場合は、その取シ扱いに充分な注意を必要と
する。すなわち、人体は場合によっては数百ＶＫＩＩ電
していることがあｐ。
Ｌ８ＩＣ）取シ扱い時に人体からのサージ電流がその入
力あるいは出力端子を介して内部回路に導入さ′れてし
まい、このＬｉ２を破壊してしまうことがあるからであ
る。
力あるいは出力端子を介して内部回路に導入さ′れてし
まい、このＬｉ２を破壊してしまうことがあるからであ
る。
そこで、このようなサージ電流から内部回路を保護する
丸めに、第１Ｅあるいは館２図に示すような入出力保護
回路が提案されている。第１図において、入力あるいは
出力パッドムに供給された信号嬬、不純物拡散層から成
る保護抵抗ＲＪ、ＲＪを介して内部囲路ＢＩＩＣ供給さ
れる。
丸めに、第１Ｅあるいは館２図に示すような入出力保護
回路が提案されている。第１図において、入力あるいは
出力パッドムに供給された信号嬬、不純物拡散層から成
る保護抵抗ＲＪ、ＲＪを介して内部囲路ＢＩＩＣ供給さ
れる。
そして、パツドムに過大入力が印加されると、上記トラ
ンジスタＴｒｌの導通およびゲート酸化膜の有する容量
と保−抵抗Ｂｘ、ＲｘＫよシナージを吸収している。図
において、：１ンデンｔＣ１は抵抗を不純物拡散層で形
成し丸場金Ｏ奇生容量である。
ンジスタＴｒｌの導通およびゲート酸化膜の有する容量
と保−抵抗Ｂｘ、ＲｘＫよシナージを吸収している。図
において、：１ンデンｔＣ１は抵抗を不純物拡散層で形
成し丸場金Ｏ奇生容量である。
Ｊ１２図は、上記ｊｌ１図のトランジスタＴｒｌに換え
て、ゲーテドダイオードＴｒｊ （一般に２１級合のブ
レークダウン電圧よりも低い）を設は友もので、第１Ｅ
に示し九回路と同様な効果が得られる。
て、ゲーテドダイオードＴｒｊ （一般に２１級合のブ
レークダウン電圧よりも低い）を設は友もので、第１Ｅ
に示し九回路と同様な効果が得られる。
上述しえような入出力保護回路においては、次のような
要求がなされている。すなわち、内部回路へのす一ジ電
流導入を阻止できること。
要求がなされている。すなわち、内部回路へのす一ジ電
流導入を阻止できること。
また、内部回路への信号伝達速度を遅くせず、且つサー
ジ入力に対する耐圧も充分なこと等である。内部囲路の
保膳に関しては、保護抵抗ＲＪ 、ＲｊＣ）抵抗値を大
きくし九シ、トランジスタＴｒｉ 、ゲーテドダイオー
ドＴｒＪのゲート酸化膜の有する容量を大きくすれば曳
い。しかし、パッドムと内部回路Ｂとの間は信号ｍ〇一
部でしまう。したがって、信号の伝達速度を遅くしない
程度の比較的低い抵抗値に設定する必要がある。
ジ入力に対する耐圧も充分なこと等である。内部囲路の
保膳に関しては、保護抵抗ＲＪ 、ＲｊＣ）抵抗値を大
きくし九シ、トランジスタＴｒｉ 、ゲーテドダイオー
ドＴｒＪのゲート酸化膜の有する容量を大きくすれば曳
い。しかし、パッドムと内部回路Ｂとの間は信号ｍ〇一
部でしまう。したがって、信号の伝達速度を遅くしない
程度の比較的低い抵抗値に設定する必要がある。
ところで、近年、半導体集積回路装置の高集積化および
高速化への要求から、ＭＯＳ ＬＳＩにおいては、その
ゲート酸化膜として用いられるシリコン酸化膜（ｓｔｏ
、膜）を薄（（７００Ｘ〜４００Ａ）せざるを得ない。
高速化への要求から、ＭＯＳ ＬＳＩにおいては、その
ゲート酸化膜として用いられるシリコン酸化膜（ｓｔｏ
、膜）を薄（（７００Ｘ〜４００Ａ）せざるを得ない。
第１図および第２図に示した入出力保護回路の保Ｓ素子
を構成するトランジスタのゲート酸化膜は、内部回路の
トランジスタのゲート酸化膜と同時に形成するため、ゲ
ート酸化膜厚が薄くなることによるサージに対する耐圧
の低下が問題となっている。
を構成するトランジスタのゲート酸化膜は、内部回路の
トランジスタのゲート酸化膜と同時に形成するため、ゲ
ート酸化膜厚が薄くなることによるサージに対する耐圧
の低下が問題となっている。
％に入出力保護回路のトランジスタは、入出力端子に近
いため大きなサージ電圧が印加される可能性があル、実
験によると、内部回路が破壊される前にこのトランジス
タが破壊されてしま５ことが多いということがわかって
いる。
いため大きなサージ電圧が印加される可能性があル、実
験によると、内部回路が破壊される前にこのトランジス
タが破壊されてしま５ことが多いということがわかって
いる。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、信号の伝達速度を遅くするこ
となくサージ電流に対して充分大きな耐圧を有する入出
力保護回路を提供することである。
その目的とするところは、信号の伝達速度を遅くするこ
となくサージ電流に対して充分大きな耐圧を有する入出
力保護回路を提供することである。
以下、ζＯ発ｑｏ−実施例について図面を参照して脱明
する。
する。
＊３Ｅはその構成を示すもので、上記第２図の回路にお
けるゲーテドダイオード構成の魚荷素子のゲートに負荷
回線として、不純物拡散層あるいはポリシリコン層から
成る抵抗Ｒシを接続し友ものである。仁のような構成に
よれば、パツドムに印加されたサージ電流は、保鰻抵抗
］１１．ゲーテドダイオードＴｒＪおよび抵抗ＲＬを介
して接地回路に導びかれる。上記抵抗Ｒ，の抵抗値を３
０００程度に設定し九とすれば、パッドムから接地回路
Ｅへ流れる電流は、この抵抗−によって時定数が約１秒
＃１ど大きくなるために著しく小さくできる。なお、第
２図に示した回路では、ゲーテドダイオードＴｒＪのゲ
ート配線がアルミニウムであるために、その抵抗値は５
０Ω＃ｊＡｆＬと考えられる。
けるゲーテドダイオード構成の魚荷素子のゲートに負荷
回線として、不純物拡散層あるいはポリシリコン層から
成る抵抗Ｒシを接続し友ものである。仁のような構成に
よれば、パツドムに印加されたサージ電流は、保鰻抵抗
］１１．ゲーテドダイオードＴｒＪおよび抵抗ＲＬを介
して接地回路に導びかれる。上記抵抗Ｒ，の抵抗値を３
０００程度に設定し九とすれば、パッドムから接地回路
Ｅへ流れる電流は、この抵抗−によって時定数が約１秒
＃１ど大きくなるために著しく小さくできる。なお、第
２図に示した回路では、ゲーテドダイオードＴｒＪのゲ
ート配線がアルミニウムであるために、その抵抗値は５
０Ω＃ｊＡｆＬと考えられる。
第４図は、上記抵抗ＲＬの抵抗値を変えて上記ゲーテド
ダイオードＴｒｊの耐圧を測定し丸もので、Ｊｉ５ｒｌ
ｌＪに示すサージ発生回路によってサージを作シ出して
印加している。第５図において、Ｖは電源、１１は水銀
リレー、ＣＪはコンデンサ（２００ＰＦ）、１２はｊ１
３図に示した人出カ保麺回路、人は上記入出力保護回路
の入力バッド、Ｅは入出力保護回路の接地回路である。
ダイオードＴｒｊの耐圧を測定し丸もので、Ｊｉ５ｒｌ
ｌＪに示すサージ発生回路によってサージを作シ出して
印加している。第５図において、Ｖは電源、１１は水銀
リレー、ＣＪはコンデンサ（２００ＰＦ）、１２はｊ１
３図に示した人出カ保麺回路、人は上記入出力保護回路
の入力バッド、Ｅは入出力保護回路の接地回路である。
そして、上記コンデンサＣ２に電源Ｖの電圧を充電し、
次に水銀リレー１１の切換え操作にょ夛績点を切や換え
て、上記コンテン′ｙ″ｃ２の充電電圧をサージ電圧と
して入出力保護回路に供給するようにして成る。
次に水銀リレー１１の切換え操作にょ夛績点を切や換え
て、上記コンテン′ｙ″ｃ２の充電電圧をサージ電圧と
して入出力保護回路に供給するようにして成る。
ＪＩ４図における区間１’ ４ 、１４・・・は、ゲー
テトド２ンジスタＴｒＪの破壊される電圧のばらつき幅
を示すもので、図示するように負荷抵抗Ｒムの抵抗値に
ほぼ比例して破壊電圧が上昇し、負荷抵抗ＲＬを設けな
い場合は２００ Ｖ８１度の耐圧であるのに対し、３０
０Ωの負荷抵抗ＲＬを付加することによシ、その耐圧を
４００Ｖ程度まで向上できる。まえ、この実験と同時に
行なう九信号伝達速度の測定によれば、負荷抵抗ＲＬの
付加による信号伝達の連れはない。すなわち、通常の信
号入出力時にはゲーテドダイオードＴｒｊはカットオフ
状態であるので、負荷抵抗Ｒｔ、には電流が流れないた
めである。
テトド２ンジスタＴｒＪの破壊される電圧のばらつき幅
を示すもので、図示するように負荷抵抗Ｒムの抵抗値に
ほぼ比例して破壊電圧が上昇し、負荷抵抗ＲＬを設けな
い場合は２００ Ｖ８１度の耐圧であるのに対し、３０
０Ωの負荷抵抗ＲＬを付加することによシ、その耐圧を
４００Ｖ程度まで向上できる。まえ、この実験と同時に
行なう九信号伝達速度の測定によれば、負荷抵抗ＲＬの
付加による信号伝達の連れはない。すなわち、通常の信
号入出力時にはゲーテドダイオードＴｒｊはカットオフ
状態であるので、負荷抵抗Ｒｔ、には電流が流れないた
めである。
第６図は、この発明の他の実施例を示すもので、第４図
における抵抗ＲＬにコンデンサＣ１を並列接続し九負荷
囲路を設は友ものである。このような構成によれば、抵
抗ＲＬおよびコンデンサＣＪによシ過渡電流を分割でき
るので、上記第３８（ＤＷＡ路よりさらに時定数を大き
くできる九め、よｐ効果的な入出力保線回路にできる。
における抵抗ＲＬにコンデンサＣ１を並列接続し九負荷
囲路を設は友ものである。このような構成によれば、抵
抗ＲＬおよびコンデンサＣＪによシ過渡電流を分割でき
るので、上記第３８（ＤＷＡ路よりさらに時定数を大き
くできる九め、よｐ効果的な入出力保線回路にできる。
以上説明したようにこの発明によれば、サージ電流を接
地回路に導くゲーテドダイオードのゲート回路に負荷回
路を配設したので、信号伝達速度の遅延が少なく、内部
回路を効果的に保麟できる人出力保−回路が得られる。
地回路に導くゲーテドダイオードのゲート回路に負荷回
路を配設したので、信号伝達速度の遅延が少なく、内部
回路を効果的に保麟できる人出力保−回路が得られる。
第１図および第２図はそれぞれ従来の入出力保護回路を
示す図、第３図はこの発明の一実施例に係る入出力保護
回路を示す図、第４図はゲーテドダイオードの破壊電圧
と負荷抵抗との関係を測定した特性図、第５図は上記第
４図の特性図を得るために使用したサージ発生回路を示
す図、第６図はこの発明の他の実施例を示す回路図であ
る。 Ｒ１，ＴＬＩ・・・保膜抵抗、Ｔｒｊ・・・ゲーテドダ
イオード（保瞳素子）、ＲＬ・・・負荷抵抗、ＣＪ・・
−コンデンｔ０ 出願人代理人 弁理士 鈴 江 武 彦第１図 １１２図 第３図 第４５！！
示す図、第３図はこの発明の一実施例に係る入出力保護
回路を示す図、第４図はゲーテドダイオードの破壊電圧
と負荷抵抗との関係を測定した特性図、第５図は上記第
４図の特性図を得るために使用したサージ発生回路を示
す図、第６図はこの発明の他の実施例を示す回路図であ
る。 Ｒ１，ＴＬＩ・・・保膜抵抗、Ｔｒｊ・・・ゲーテドダ
イオード（保瞳素子）、ＲＬ・・・負荷抵抗、ＣＪ・・
−コンデンｔ０ 出願人代理人 弁理士 鈴 江 武 彦第１図 １１２図 第３図 第４５！！
Claims (3)
- （１） 入力信号あるいは出力信号を保護抵抗を介し
て供給する仁とｋよ〉内部回路を保護する回路において
、サージ電圧印加時にこのサージを接地回路あるい紘基
準電源に導くゲーテドダイオード構造の保護素子と、仁
の保護素子のゲート回路に接続される負荷回路とを真備
することを４１黴とする入出力保護回路。 - （２） 上記負荷回路は、抵抗であることを特徴とす
る特許請求の範囲第１項記載の入出力保護回路。 - （３） 上記負荷回路は、抵抗とコンデンサとの並列
囲路であることを特徴とする特許請求の範囲第１項記載
の入出力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110207A JPS5812364A (ja) | 1981-07-15 | 1981-07-15 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110207A JPS5812364A (ja) | 1981-07-15 | 1981-07-15 | 入出力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812364A true JPS5812364A (ja) | 1983-01-24 |
Family
ID=14529765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110207A Pending JPS5812364A (ja) | 1981-07-15 | 1981-07-15 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144853U (ja) * | 1984-08-24 | 1986-03-25 | ソニー株式会社 | 保護装置 |
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
-
1981
- 1981-07-15 JP JP56110207A patent/JPS5812364A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144853U (ja) * | 1984-08-24 | 1986-03-25 | ソニー株式会社 | 保護装置 |
| US5019883A (en) * | 1987-01-28 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Input protective apparatus of semiconductor device |
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