JPS5812606B2 - デ−タ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理システムに係り、特にそれに関連し
たアドレス指定構成に関する。

いわゆるデータ処理装置のスループットは、使用される
アドレス指定技術の性能も含めた多くの要因に依存して
いる。

このようなスループットは、例えば、１つあるいはそれ
以上の基準アドレスレジスタに指標レジスタを組み合わ
せて使用して、異なる記憶場所のアドレス指定を必要と
するたびごとに基準アドレスを異なったものに変更する
必要なく、記憶装置中の隣接しない種々の記憶場所をア
ドレス指定可能にすることにより必要動作を最小限にす
ることにより増加させることができる。

基準レジスタ中のアドレスは同一値を維持するが，その
かわり指標値が変化する。

この利点は、例えば、いわゆる言准スタックのプッシュ
あるいはポップ動作の間に顕著に現われる。

このようなアドレス指定装置は、通常そなえられている
語アドレス指定モードにバイトおよびビットが有効にア
ドレス指定される技術を付加することによってより効率
のよいものになる。

例えばバイト操作能力が向上すると、文字データを演算
するコンパクトな計算機プログラムの書き込みが容易な
ものとなる。

このようなプログラムは特にデータ通信の分野では一般
的なものとなっている。

さらに、ビット操作がより簡単なものとなると、「オン
ーオフ」表示子のコンパクトな記憶が簡単となり、１ビ
ット記憶についても同様である。

記憶データをビットごとの単位で呼び出すことにより、
そのような操作が必要なプログラムがよりコンパクト且
つ緻密になるとともにより能率的なものとなる。

この結果、アプリケーション用の記憶スペースおよび動
作時間が縮小される。

このようなビットアドレス指定を使用することにより、
アドレス指定されたビットを試験すること、セットする
こと、結果を得ること、補数を得ること等が能率的とな
る。

本発明の主目的は、改良されたアドレス指定機構を有す
るデータ処理システムの提供にある。

この目的および他の目的を達成するために、本発明によ
るデータ処理装置は、語を記憶する複数の記憶場所を有
する記憶装置をそなえ、語は少なくとも２つのバイトを
有し、バイトは複数のビットを有する。

基準レジスタは上記記憶装置中の記憶場所の指標付けさ
れていないアドレスを記憶するために設けられる。

そして指標レジスタは、指標値を与えるために設けられ
る。

指標値は語指標部、バイト指標部およびビット指標部を
含み、バイト指標部はビット指標部に含まれる。

命令レジスタは命令語を包含し、命令語は第１フィール
ドと第２フィールドを含む。

第１フィールドはオペレーションコードを示すのに使用
され、オペレーションコードは記憶装置中の記憶場所の
全語、バイト、あるいはビットアドレス指定のどれが行
われるべきかを示す。

第２フィールドは、指標値が指標付けされていないアド
レスを修飾するのに使用されるべきか否かを示す。

論理回路が設けられそれは命令語の第１フィールドと第
２フィールドに応じて指標付けされていないアドレスと
語指標部分の値とに基いて記憶装置中の記憶場所をアド
レス指定する。

さらに、別の論理回路が設けられ、指標レジスタ中のバ
イト指標部分に応じて、命令語の第１フィールドがバイ
トアドレス指定が行われるべきことを示す場合、アドレ
ス指定された語記憶場所中のバイトの１つをアドレス指
定する。

また、他の論理装置が設けられ、それは指標レジスタ中
のビット指標部に応じて、命令語中の第１フィールドが
ビットアドレス指定が行われるべきことを示すとき、ア
ドレス指定された語記憶場所中のピットの１つをアドレ
ス指定する。

本発明の上記目的および他の目的は以下に添附図面を参
照して詳述する本発明の実施例により達成される。

第１図には、本発明によるデータ処理装置の一例が示さ
れている。

このデータ処理装置は、例えば５１２個の記憶場所を有
し、各記憶場所が５６ビットの制御記憶装置１０をそな
えている。

上記各記憶場所はデータ処理装置内の各種ハードウエア
動作の制御に使用されるファームウエア（ ｆ ｉ ｒ
ｍｗａｒｅ ）語を記憶することができる。

記憶場所および／またはファームウエア語の数およびフ
ァームウエア語のビット数は本発明の範囲を逸脱せずに
増加させまたは減少させることができる点に留意された
い。

制御記臆装置の動作および命令の復号化については、Ｇ
．Ｗ．シュルツ（Ｇ．Ｗ．Ｓｃｈｕｌｔｚ）著、コンピ
ュータ・デザイン・マガジン社、１９７４年４月発行の
“マイクロプロセッサのための最適化マイクロプログラ
ム制御装置の設計”の１１９頁に記載されている。

また、テータ処理装置は、時としてマイクロプロセッサ
と指称されるレジスタおよび論理装置（以下ＲＡＬＵと
略称）１２をそなえている。

第２図はＲＡＬＵ１２の詳細を示すブロック図である。

一般に、上記ＲＡＬＵは、レジスタファイル、桁送り論
理回路、演算論理回路、及び制御論理回路の４つの領域
に分割される。

レジスタファイルは、データレジスタ、処理レジスタ、
及び基準レジスタを含む。

桁送り論理回路は桁送り動作および通常のデータ転送に
使用される。

演算論理回路は、ラッチ回路あるいは緩衝回路、マルチ
プレクサ、否定回路および加算回路のような種々の回路
を有する。

ＲＡＬＵの制御論理回路は演算に使用されるデータ部分
を選択する選択論理回路を有する。

本発明の中央処理装置には本発明の本質的部分でない各
種レジスタを有しているが、本発明の背景を知っていた
だくために説明する。

状態／保護レジスタ１４は装置状態および保持キーを有
する。

このレジスタは、装置が特権状態（Ｐ）にあるか使用者
状態にあるかを表示するビット領域を有する。

使用者状態の間は、具体的命令は実行ルーチンではなく
いわゆる割込みルーチンに入る。

レジスタ１４は処理装置の識別番号を表示する領域を有
し、システム構成の間にセットされる。

レジスタ１４はまた中央処理装置の割込み優先順位を表
示する領域を有する。

システムに結合されるすべての装置は割込順位をもって
いる。

装置が処理中のプログラムの実際のレベル番号より小さ
いレベル番号を有している場合には、中央処理装置の現
在処理中のプログラムは割込みが行われる。

なお、より小さいレベル番号は装置および／または処理
の割込まれる可能性がより小さいことを示す。

表示レジスタ（Ｉ）１６はオーバフローおよびプログラ
ム状態表示子を有する。

また、このレジスタ１６は、システム中でなされたあら
ゆる比較の結果および最後に間合わされた周辺装置の表
示あるいは状態を示す各種フィールド、および最後に試
験されたビットの状態を示すフィールドを有する。

Ｍ１レジスタ１８は割込み可能モード制御キーをそなえ
、該キーは飛越しおよび分岐命令のための追跡割込（す
なわち、計算機プログラム演算の追跡を補助する割込）
のためのフィールドを有する。

プログラムカウンタ（Ｐレジスタ）２０は例えば通常現
在実行される命令のアドレスを有する１６ビットのレジ
スタである。

Ｙレジスタ２２すなわち記憶アドレスレジスタは，例え
ば通常ＮＵ装置中で呼び出されるデータのアドレスを有
する１６ビットレジスタで構成される。

母線データレジスタ（ＢＤ）２４もまた、受信論理回路
２６から母線データを受ける例えば１６ビットのレジス
タで構成される。

なお、受信論理回路２６は内部母線２８を介して処理装
置全体にデータを分配させるものである。

割込レジスタ（Ｌ）３０もまた受信線２６−Ｒを介して
割込装置の順位およびチャンネル番号を受信する例えば
１６ビットレジスタで構成される。

ＸＢレジスタ３２は処理装置内のビットおよびバイト指
標付げに使用される例えば４ビットレジスタである。

このレジンタ３２の出力端は内部母線２８および復号論
理回路３４に接続される。

命令レジスタ（Ｆ）３６は、外部母線に接続される記憶
装置から受ける命令語を保持する例えば１６ビットレジ
スタで構成される。

定数発生論理回路４０は３状態制御論理回路４２に特定
数を与えるように接続され、３状態制御論理回路４２は
制御記憶装置１０内に内包されている処理装置のファー
ムウエアと関連して使用される。

復号論理回路３４はビット演算のためのマスクを発生す
るのに使用される４〜１６ビットのマルチプレクサを有
する。

すなわち、使用試験のために１６ビットの１つが制御記
憶装置１０に内包されているファームウエアにより選択
される。

入力双論理回路４４は、最大位（左側の）キャラクタ（
バイト）を複製するかあるいは入部母線２８からＲＡＬ
Ｕ１２に直接転送を行う性能を有する。

双論理回路６１は第８図において説明するのと同様な性
能を有する。

内部母線制御論理回路４８は制御記憶装置１０中のファ
ームウエア語のビット２６〜３１を使用．して、選択さ
れた処理装置レジスタの内容が３状態論理回路４２を介
して内部母線２８入るのに対してゲート動作を行う。

論理回路４８のいくつかのゲート要素は第９図に示され
ている。

マルチプレクサ論理回路４２はデータが入力母線２８の
うち．′転送可能な唯一の入力にいつでも転送されるよ
ううに動作する論理回路をそなえる。

試験論理回路５０は例えば制御記憶ビット４０〜４５を
使用して６４個の可能な試験条件のうちの１つを選択す
る。

試験された条件が真か偽かに，より、信号（ＴＳＴＲＵ
ＥまたはＴＳＴＲＵＥ）が次のアドレス発生論理回路５
２に送信される。

第１０図および第１１図を参照されたい。

処理装置は次の２つのファームウエア・アドレスを発生
する２つの方法の．うちの１つを使用する。

第１の方法は、次のアドレスを形成する制御記憶語のビ
ット４６〜５５を使用する。

これらのビットは例えば１，０２４制御記憶場所の１つ
を直接アドレス指定する１０ビットアドレス領域（次の
アドレス、ＮＡ）を有する。

第２の方法はあらかじめ設定された種種のアドレスを含
む論理回路から次のアドレスを得る。

アドレスの選択は、基本的にＦレジスタ３６の内容と制
御記憶装置１０の出力を復号化することにより決定され
る。

内部母線（Ｂ１）２８は例えば１６ビットの大きさを有
し、基本的に処理装置のレジスタ間のデータ転送に使用
される。

記憶アドレスとデータもまた内部母線２８を介して外部
母線に転送される。

アドレス母線レジスタ５６は例えば１６ビットの大きさ
を有し、入力、出入および記憶読出しあるいは書込みサ
イクルのためアドレスを論理回１２６−ＲおよびＴに転
送するのに使用される。

送受信論理回路２６（２６Ｒと２６Ｔ）は中央処理装置
と外部母線間をインターフェースすることにのみ使用さ
れる論理回路を有する。

全てのテータ・アドレス及び割込み信号は、送受信論理
回路２６を通らねばならない。

選択変更論理回路（ＳＭ）５８は、ＬＳおよびＲＳ領域
すなわち制御記憶装置１０の制御記憶語左選択および右
選択領域により実行されるレジスタファイル選択を変更
するのに（もし必要ならば）使用されるＦレジスタ３６
のビットを決定する。

ＳＭ論理回路５８は、記憶制御ビット２０．２４及び２
５の構成に応じてＦレジスタピット１〜３，１０〜１１
、および１３〜１５あるいは１２〜１５が左および右選
択論理回路すなわちＬＳ論理回路６０およびＲＳ論理回
路６２の双方に入力するのを制御する（すなわちゲート
動作を行う）。

ＬＳおよびＲＳ論理回路はレジスタを選択するのに選択
変更回路５８の出力と制御記憶ビット０〜３あるいは４
〜７の内容を使用する。

制御記憶ビット０〜３は左選択回路に使用される。

制御記憶ビット４〜７は右選択回路に使用される。

外部母線は、システムの記憶装置を含めたすべ゛ての装
置間のインターフェース、あるいは共通通信路を提供す
る。

外部母線は非同期式に設計され、速度を変化させる装置
は３種の通信すなわち記憶転送、入力／出力転送、およ
び割込みによって、システム上で効果的に動作する。

外部母線は、中央処理装置、記憶装置、周辺装置制御装
置、および通信制御装置等に結合される。

上述のレジスタ等については、ハネウエル情報システム
社（Ｈｏ−ｎｅｙｗｅ １１ Ｉｎｆｏｒｍａｔ ｉ
ｏｎ Ｓｙｓ ｔｅｍｓ Ｉ ｎｃ ． ）から１９７
６年１月に出版されたｌ１ハネウエル レベル６ ミニ
コンピュータ ハンドブック（ＨｏｎｅｙｗｅｕＬｅｖ
ｅｌ ６ Ｍｉｎｉｃｏｍｐｕｔｅｒ Ｈａｎｄｂｏｏ
ｋ ） ”に詳しく記載されている。

第２図には、レジスタおよび論理回路（ＲＡＬＵ）１２
の詳細が示されている。

ＲＡＬＵ１ ２は、１１９７４年８月に出版された出版
物に記載されているモノリシツク・メモリ社（ Ｍｏｎ
ｏ ｌ ｉ ｔｈｉ ｃＭｅｍｏｉｅｓ Ｉｎｃ ）で
製作されているモデル６７０１マイクロコントローラを
４つそなえている。

上述の様に、ＲＡＬＵ１ ２は４つの基本的領域すなわ
ち、レジスタファイル、桁送り論理回路、演算論理回路
、および制御論理回路に分割される。

レジスタファイル１０はデータレジスタＤ１〜Ｄ７、作
業レジスタＤＯＢＯ（すなわちＤとＥ）、および基準レ
ジスタＢ１〜Ｂ７をそなえる。

レジスタＤ１〜Ｄ７はビットゼロが最上位ビットである
例えば１６ビット語オペランドレジスタで構成される。

レジスタＤとＥもまた例えば１６ビットのレジスタで構
成され、ファームウエア動作の間データを操作するのに
使用され、レジスタＤは命令レジスタ（Ｆ）３６の内容
の写しを保持する。

基準レジスタもまた例えば１６ビットのアドレスレジス
タで構成され、システム中の手順、データあるいは任意
位置を指定することによりアドレスを規定するのに使用
される。

基準レジスタはまた自動増加および自動減少機能を有し
、該レジスタがスタック、待ち行列およびプログラムル
ーブ動作に簡単に使用できるようになっている。

マルチプレクサ桁送り論理回賂８０と８２は桁送り動作
と通常のデータ転送の双方に使用される２つの１６ビッ
トマルチプレクサを基本的に有している。

追加１６ビットレジスタ（Ｑ）７６は二重オペランド桁
送りのために設けられる。

データはレジスタファイル７０内のどのデータレジスタ
と、マルチプレクサとの間でも１ビット左または右に桁
送りされる。

本発明においては、Ｑレジスタ７６は通常指標付けされ
ていないアドレスを有しＥレジスタ（ＢＯ）は指標値を
有する。

演算論理回路は、２つの１６ビットラッチ回路８４と８
６、２つの２：１マルチプレクサ８８と９０、２つの１
６ビット否定回路９２と９４、加算装置９６、および出
力マルチプレクサ９８とからなる。

入力し１００に関係するラッチ回路は、レジスタファイ
ル７０から左選択論理回路６０で選択されたデータを受
ける。

同様に、入力Ｒ１０２に関連するラッチ回路はレジスタ
ファイルＴＯから右選択論理回路６２で選択されたデー
タを受ける。

これらラッチ回路の出力は２：１マルチプレクサ８８と
９０の双方に与えられるとともに、出力マルチプレクサ
９８に与えられる。

左側マルチプレクサ８８は内部母線２８から入力Ｄ１０
４を介してデータを受けるとともに入力Ｌ１００に関係
するラッチ回路８４からデータを受ける。

右側マルチプレクサ９０はＱレジスタ１６から入力Ｑ１
０６を介してデータを受けるとともに入力Ｒ１０２に関
係するラッチ回路８６からデータを受ける。

これらマルチプレクサの出力はそれ，ぞれ否定回路９２
と９４を介して加算装置９６の対応するＬおよびＲ入力
に与えられる。

加算装置９６はすべての演算動作を行う。

ＬおよびＲ入力に加えて、制御記憶語ビット１６（桁上
げ注入）から入力が与えられる。

加算装置９６の出力は出力マルチプレクサ９８と入力マ
ルチプレクサ／桁送り論理装置８０と８２に与えられる
。

出力マルチプレクサ９８はＲＡＬＵ１２の出力部を形成
する。

出力マルチプレクサ９８の出力データは入力母線２８に
与えられ処理装置全体に分配される。

第１図および第２図に描かれた処理装置およびその動作
の詳細を次に述べる。

中央処理装置は単一内部母線２８の周囲に構成され、内
部母線２８は処理装置の論理回路の大部分を互いに接続
するとともに受信器２６−Ｒおよび送信器２６−Ｔを介
して外部母線に接続する。

前述のように、Ｙレジスタ２２は記憶アドレスレジスタ
であり、Ｆレジスタ３６は命令取出しの間命令語を受信
するのに使用される。

内部母線２８の各種ビットはファームウエア分岐決定を
行う試験論理回路５０の入力となる。

内部母線２８から出力されるこのような各種ビットに含
まれている情報は試験回路５０と、各種ハードウエア制
御フリツプフロツプ５４に記憶される。

内部母線２８もまたＲＡＬＵ１２の入力となる。

内部母線２８は、ファームウエア制御の下に動作する定
数発生器４０、ＲＡＬＵ１２、ＲＡＬＵ１２から桁送り
されてロードされるバイト選択レジスタ（ＸＢ）３２を
含む幾つかの構成要素により制御あるいは駆動される。

現在の命令が制御記憶装置１０の出力から動的に与えら
れると、これは各種論理要素により部分的に復号され、
システムの残りの構成要素を動作させる。

次アドレ又発生論理回路５２は制御記憶語中の次アドレ
スフィールドすなわちファームウエア語を使用してこれ
に対応するとともに試験論理回路５０により与えられる
試験条件に応じた新しいアドレスを発生する。

制御記憶装置１０は、数百ナノセコンドのオーダの処理
装置クロツクサイクルごとに１つずつ次のアドレスに移
る。

ファームウエア中の分岐、すなわち制御記憶装置の状態
は試験論理回路５０により検出され、内部状態フリツプ
フロツプ５４の内容、内部母線２８の状態、およびＦレ
ジスタ３６の内容を使用してどの試験条件が満足される
かが決定される。

前述のように、この試験条件は次アドレス発生論理回路
に入力する。

この試験条件は、また各種分岐動作の間発生するアドレ
スの２つの形態を選択するのに使用される。

各種アドレス形成のためにファームウエア中の入口点を
選択するＸＡ分岐はＦレジスタ３６の内容に大部分基い
て決定を行う。

記憶装置からオペランドを取出すＸＲ分岐の入口点はＦ
レジスタ３６のオペレーションコードにより大部分決定
される。

更に、例えば、ＸＥ分岐は命令のオペレーションコード
により大部分決定され、Ｆレジスタ３６のオペレーショ
ンコードビツ、トにより作動される。

ＸＷ分岐は記憶装置にオペランドを書きもどす方法を決
定する分岐であり、オヘレーションコードの型とフリッ
プフロツプ５４の内部状態に応じて実行される。

前述のヨウに、ＲＡＬＵ１２の入力部および出力部は内
部母線２８の入カデータおよび出力データを対にする回
路網を有する。

入力双論理回路４４を使用して、内部母線２８から直接
ＲＡＬＵ１ ２に１６ビットを転送することができ、ま
た一方、左側の８番目のピットすなわち最上位ビットは
シＲＡＬＵ１２中の語の両方のバイト位置に複写さ
れる。

同様に、ＲＡＬＵ１２の出力側には双回路網６１が設け
られ、内部母線２８が加算装置９６の左および右出力と
して第８図に示されるＲＡＬＵ出力の左および右半分の
出力双方によって駆動され；るようになっている。

ＲＡＬＵ出力の右半分出力すなわち最下位のビットは、
それが内部母線２８に転送されるときに語の両方のバイ
ト位置に写されて存在し得る。

指標レジスタの桁送りはある種のアドレス指定１のため
に行われ、指標レジスタ、通常はレジスタファイル７０
のＥレジスタに記憶されている指標値を桁送りして行わ
れる。

指標付けの間、ビットは動作に応じて左または右に７フ
トアウトされる。

制御フリツプフロツプ、すなわちフリツプフロ，ツプ５
４（本発明の要旨には直接関係はないので、その詳細は
示さない）は数個のフリツプフロツプを有する。

その１つは現在実行されている命令が記憶参照命令かど
うかを示すトラックを保持するのに使用される。

別のものは、以前にＲＡＬＵ １２の出力がゼロであっ
たかどうかの事実を記憶する。

Ｆレジスタ３６は実際に１２ビットの静的レジスタと４
ビットの動的カウンタからなる。

Ｆレジスタの右側の４つのビットすなわちビット１２〜
１５は、ゼロに向けて逆に数えることができ且つその内
容が次アドレス発生論理回路によって使用されるように
試験されるカウンタとして使用される。

これは桁送りの計数に使用される。すなわち、これは桁
送りが実行されているときに桁送り間隔が与えられるＦ
レジスタの一部分を構成する。

それはまた、記憶装置中のレジスタを保持しこれに再記
録するループがレジスタファイル７０中の１６個のレジ
スタを連続的に計数するに使用される。

試験論理回路５０は各種制御記憶装置およびオペレーシ
ョンコードの条件により作動される複数の選択回路を有
し、一般にファームウエア実行の間に決定を行うために
ファームウエアによって使用される試験を実行する。

論理回路８０と８２はＲＡＬＵ１２の一部であり、加算
器９６の出力をレジスタファイル７０あるいはＱレジス
タ７６に転送するか、あるいは加算器９６の出力を１ビ
ット左に、あるいは１ビット右に桁移動させる。

論理回路８０はレジスタファイル７０中のレジスタに直
接接続される。

レジスタファイル７０の入力が１ビット右へ、あるいは
１ビット左へ桁移動されると、不定ビットを供給するた
めに加算器９６の出力から適当な桁送り入力が与えられ
、他のビットは転送される。

レジスタファイル７０中のＥレジスタは指標値を保持す
るレジスタである。

左選択論理回路６０、右選択論理回路６２、および論理
回路７２と７４を有する選択変更論理回路５８もまたＲ
ＡＬＵ１２の制御論理回路の一部を構成する。

選択変更回路５８の出力は制御記憶ビットの０〜７と共
同して左および右選択回路６０と６２の出力をそれぞれ
決定する。

制御記憶ビット８〜１５はＲＡＬＵ１２論理の次の領域
を制御する。

すなわち、ビット８〜１２は加算装置９６に加えてマル
チプレクサおよび否定回路８８，９０．９２と９４を制
御し、ビット１３〜１５は入力および出力マルチプレク
サ８０，８２および９８を制御する。

前述のように、制御記憶装置１０は処理装置内の各種動
作を制御に使用される複数のファームウエア語を有する
。

第３図はこのようなファームウエアの全体的な流れ図で
あり、主ファームウエアルーチン間の主な分岐をすべて
示す。

本発明に関するこのようなファームウエアの詳細は後に
述べる。

マスタークリアに追従して初期設定ルーチン１１０に入
る。

このルーチンは処理装置のレジスタおよびフリツプフロ
ツプのそれぞれをクリアし、制御パネルがロックされて
いるか否か、すなわちすべての制御パネルスイッチ等が
使用禁止となっているかどうか判断する。

なお、制御パネルは処理装置に含まれる別の要素である
が、動作の本質的部分ではないので、ここでは示されな
い。

制御パネルがロックされていると、分岐は命令取出しル
ーチン１１２により行われ、さもなければ制御パネルル
ーチン１１４に入る。

命令取出しルーチン１１２は次に実行される命令を得る
のに使用される。

一旦、記憶装置から命令が取り出されると、この命令は
命令レジスタ（Ｆ）３６およびＤレジスタにロードされ
る。

ＸＦルーチンの間、次の様な条件で検査が行われる。

（ｉ）回復可能な記憶装置誤り、（ｉ１）監視用タイマ
あるいは実時間刻時サービスが必要、（１１Ｄ装置割込
、あるいは匂い制御パネルがロックされていない。

このような条件のいずれかが満たされると、適当なルー
チンへ分岐が行われる。

さもなければ、アドレスルーチン１１６に入る。

アドレスルーチン１１６は基本的にＦレジスタ３６中に
含まれている命令のいわゆるアドレスシラブルを復号す
るのに使用される。

復号することにより、次のルーチンが読み出しルーチン
か、実行ルーチンか、あるいは後述する結合ルーチン（
ｇｅｎｅｒｉｃ ｒｏｕｔｉｎｅ）かが決定される。

桁送りのようないくつかのルーチンはアドレスルーチン
１１６内ですべて実行される。

これら命令が実行されると、次の命令を取出すＸＦルー
チン１１２に入る。

読出しルーチン１１８は最後の実行オペランドアドレス
を計算し、オペランドが得られるべき各種位置の中から
選択を行う。

必要ならば、オペランドはこのルーチン中で得らわる。

ある命令は読出しルーチン内で実行される。

実行ルーチン１２０は、大部分の中央処理装置の命令を
完全に実行するのに使用されるいくつかのサブルーチン
のうち１つを選択する。

書込みルーチン１２２は、命令が実行された後に、オペ
ランドあるいは結果を記憶する。

実行後アドレスシラブルにより特定される記憶場所にオ
ペランドを戻さなければならない命令を実行するときに
のみこのルーチンに入る。

書き込みルーチンには５つの入口点が使用され、オペラ
ンドが記憶装置あるいはレジスクに転送されるかどうか
、オペランドがアドレスオペランドかどうか、半語のあ
るいは全語オペランドかどうかを基準として特定の入口
点が使用される。

総合ルーチン１２４は実行ルーチンで実行されなかった
いくつかの命令を実行するのに使用される。

このような命令の例としては、停止命令、トラップ条件
命令からの復帰、あるいは実時間刻時装置あるいは監視
用タイマの状態を示す命令があげられる。

割込（トラップ）条件が検出されると、ファームウエア
中の多く記憶場所の中の１つからトラツプルーチル１２
６に入る。

処理装置により現在実行されている動作に応じていくつ
かの原因から割込みルーチン１２８に入る。

このような原因は例えば次のようなものを含んでいる。

すなわち、最後のトラップ保持領域を用いることによる
、プログラムによる割込みによる、あるいは外部母線を
介して受信される外部装置による割込、あるいは電源異
常があげられる。

監視用タイマあるいは実時間該時装置が作動される（使
用可能となる）と、数ミリ秒（例えば８．３３ミリ秒）
ごとに監視用タイマおよび実時間刻時ルーチン１３０に
入る。

また、処理装置論理の基本的信頼性試験を行う性能論理
試験ルーチン１３２がルーチンの１つとして設けられる
。

このように、６つの主な分岐すなわちＸＦ，ＸＡ，ＸＧ
，ＸＲ，ＸＥおよびＸＷ分肢は要する次のように使用さ
れる。

ＸＡ分岐は、Ｆレジスタ３６に含まれるアドレスシラブ
ルを復号することが必要なときに使用される。

ＸＧ分岐に、個々の総合命令の中で選択を行うのに必要
なとき使用される。

ＸＲ分岐はＦレジスタの復号を基にしてオペランドを読
み出すのに使用される。

ＸＥ分妓は各種サブルーチンの中で選択を行い且つ実際
の処理装置命令を実行するのに使用される。

そして、ＸＷ分岐は命令の実行後オペランドを記憶する
のに必要なとき使用される。

ファームウエア語制御フォーマットを第４図に示す。

この図から明らかな様にフォームウエア語は１２個の別
個のフィールドに分割される。

これらのフイールドのそれぞれは第１図、第２図および
他の図に示されるハードウエア論理回路の別個の部分を
制御する。

フィールドを構成するビットもまた第４図に示されてい
る。

例えば、ＬＳフィールドはファームウエア語のピット０
〜３から構成される。

このようなフィールドのそれぞれおよび一般的使用方法
を次に説明する。

ＬＳフィールドはＲＡＬＵ１２中の１６個のレジスタ７
０の１つを選択するのに使用される。

ＬＳフィールドにより行われる選択は選択変更フィール
ド（ＳＭ）により変更される。

ＬＳフィールドは読み出し動作の間のみ使用される。

右選択フィールド（ＲＳ）はＬＳフィールドと同様に、
同一のレジスタあるいは１６個のＲＡＬＵレジスタ７０
の別のものを選択する。

しかし、ＲＳフィールドは読み出し動作と書き込み動作
の双方に使用される。

ＡＦＣとＡＦフィールドは組み合せて使用され、演算論
理装置あるいは加算装置９６内のすべての動作を制御す
るのに必要な復号を行う。

ＡＭフィールドは出力マルチプレクサ９８を制御し、Ｒ
ＡＬＵ１２内のすべてのデータの動きおよび桁移動動作
を制御する。

ＧＣフィールドは３つのグループに分類される各種ハー
ドウエア動作を制御する。

選択される特定のグループはＡＣフィールドのビット１
７と１８を復号することにより決定される。

第１グループは、Ｐレジスタ２０、■レジスタ１６およ
びＦレジスタ３６に関係する動作を制御する。

第２グループは双論理回路すなわち論理回路４４と６１
、Ｓレジスタ１４、Ｍ１レジスタ１８．ＸＢレジスタ３
２、監視用タイマおよび実時間刻時装置、および各種ハ
ードウエア制御フリツプフロツプ５４に関係する動作を
制御する。

第３グループは制御パネルの動作に関連して使用される
。

ファームウエア語のビット２４と２５を有する選択変更
（ＳＭ）フィールドはまたＧＣフィールド中に含まれる
ビット２０もまた使用する。

ＳＭビットがともにゼロに等しく、それらが使用されな
いことを示すと、ＬＳおよびＲＳフィールドは選択を行
わない。

しかし、ＳＭビット２４と２５が使用されると、すなわ
ちそれらがゼロに等しくないと、Ｆレジスタ３６の特定
ビットはＬＳおよびＲＳフィールドの入力の双方と論理
積をとられて、レジスタファイル選択に使用される。

内部母線制御フィールド（ＢＩ）は情報を内部母線に送
信するのに使用される。

外部母線制御フィールド（ＢＳ）は中央処理装置が使用
する外部母線を制御する。

分岐型フィールド（ＢＲ）は特定試験条件の結果行われ
る分岐の型を決定する。

試験条件フィールド（ＴＣ）は分岐型フィールドととも
に使用される特定の試験条件を決定する。

次アドレスフィールド（ＮＡ）は制御記憶装置１０中の
次の順次ファームウエア語アドレスを決定する。

次に、命令取出しルーチン１１２とアドレスルーチン１
１６の詳細を説明する。

第５図に示すように、命令取出しルーチンはブロック２
００，２０２および２０４を含む。

第５図の残りのブロックはＸＡルーチンの部分を示す。

第５図の矩形ブロックは、それぞれ制御記憶装置１０か
らのファームウエア語に応じて与えられる動作を示す。

判断ボックスは実際には直前の矩形ボックスの一部に含
まれているが理解を容易にするために分離して示してあ
る。

種々のレジスタがＸＦ及びＸＡルーチンにおいて使用さ
れる。

次に、このようなレジスタの一般的説明を行う。

なお、便宜上、一部量複して説明を行う。

１Ｐレジスタ２０すなわちプログラムカウンタは現在実
行されている命令のアドレスを含む。

プログラムカウンタ２０の出力は内部母線２８に結合さ
れる。

Ｙレジスタ２２は記憶装置アドレスレジスタであり、次
に実行されるべきアドレスを一時的に保持する。

ＲＡＬＵ１２中のレジスタファイル７０に含まれるＥレ
ジスタはファームウェア動作の間データを操作するのに
使用される作業レジスタである。

指標付け動作の間、Ｅレジスタは指標値を有する。

Ｑレジスタ７６もまたＲＡＬＵ１２に包含されるもので
、二重オペランド桁送りのために設けられ、普通、非指
標アドレスを有する。

Ｆレジスタ３６は命令レジスタであり、記憶装置から受
ける命令語を保持する。

Ｄレジスタは、レジスタファイル７０中に包含される作
業レジスタであり、すなわち、Ｅレジスタと同様にデー
タを操作するのに使用されるものである。

ＸＢレジスタ３２は処理装置内でビットとバイトの指標
付けに使用される４ビットのレジスタである。

このレジスタの出力端は内部母線２８と復号論理回路２
４に結合される。

他の構成要素については以下の説明中で述べる。

命令取出しルーチンすなわちＸＦルーチンにおいて、ブ
ロック２００で示されるファームウエア語に市じて、記
憶読出しサイクル開始（ＭＲＣＩ）ニ続いて、プログラ
ムカウンタ２０の内容が内部母線２８を介して記憶アド
レスレジスタすなわちＹレジスタ２２にロードされ、ま
た外部母線のアドレス部分（ＢＡ）に加えられる。

一方、Ｅレジスタはクリアされその内容がすべてゼロと
なる。

ブロック２００で示されるファームウエア動作が終了す
ると、ブロック２０２に入る。

各種ファームウエア語実行の間に試験が行われることに
留意されたい。

例えば、ブロック２００で示されるファムウエアの動作
の終了時に、例えば、監視用タイマサービスが要求され
る事象が発生すると、ブロック２０２には入らない。

しかし、ブロック２０２に入ったと仮定すると、Ｙレジ
スタすなわち記憶アドレスレジスタ２２の内容が１つ増
加され、プ，ログラムカウンタ２０の内容は内部母線（
ＢＩ）２８によりＱレジスタ１６に移る。

要するに、ファームウエア語２００と２０２で得られる
動作は、記憶読み出しサイクルが開始されて記憶装置か
ら命令が取り出され、命令アドレスがＰレジスタすな．
わちプログラムカウンタ２０から記憶アドレスレジスタ
２２に転送され、記憶アドレスレジスタの内容が増加し
、ＱレジスタにはＰレジスタ２０から出力される命令ア
ドレスがロードされる。

記憶装置からデータを受けて、ブロック２０４で示さ，
れる動作が行われる。

ブロック２０４に示すように、データが受信されるまで
何の動作も行われない。

このことを語［停止Ｊ （ＳＴＡＬＬ）で示してある。

データは外部母線のデータ線（ＢＤ）に戻され、直接内
部母線により受信され、ＲＡＬＵ１２中のＤレジスタお
よびＦレジスタ３６に移される。

このように、Ｆレジスタ３６は記憶装置から受信された
命令語を有する。

Ｙレジスタ中で表示実行される次の命令のアドレスは、
プログラムカウンタ２０に転送される。

記憶アドレスレジスタ２２の内容がプログラムカウンタ
に転送されるのに続いて、Ｙレジスタ２２の内容が１つ
増加し、この点で、アドレスルーチン１１６に入る。

例えば、ブロック２００，２０２、および２０４で示さ
れるファームウエア語において、今、プログラムカウン
タ２０のアドレスは記憶装置の場所１００を指定してい
るとすると、ブロック２００で示される動作の後、Ｙレ
ジスタもまた記憶場所１００を示す。

ブロック２０２で示されるファームウエア語により得ら
れる動作により、記憶アドレスレジスタ２２の内容が次
に実行される命令の次アドレス点に増加し、Ｐカウンタ
中のアドレスは場所１００を維持している。

このようにして、Ｙレジスタ２２はアドレス１０１を有
する。

７”ｏツク２０４中で行われる動作の間、Ｙレジスタの
内容はＰレジスタに転送され、Ｙレジスタは再びその内
容を増加させ、従って、Ｐレジスタは現在の操作の次の
語のアドレスに相当するアドレス１０１を指定し、Ｙレ
ジスタのアドレスは次のアドレスすなわちアドレス１０
２を指定スる。

さらに第５図について説明すると、命令取出しルーチン
１１２に続いて、アドレスルーチン（ＸＡ）１ １ ６
に入る。

主にＦレジスタ３６中に含まれる命令に応じて別の型の
アドレス形成が行われる。

この中には、グローバル（全体的）アドレス指定、基準
アドレス指定、全体的アドレス指定あるいは基準アドレ
ス指定に組み合わされる指標アドレス指定、基準アドレ
スに指標アドレスを付加したプッシュポップアドレス指
定が含まれる。

指標アドレス指定には語、バイトあるいはビットが別個
に記憶装置中にアドレス指定される方法も含まれている
。

一般に、指標アドレス指定は同様な大きさの要素の列内
からデータあるいはアドレスを指定することが必要なと
きに使用される。

間接アドレス指定は、そのアドレスが他の記憶場所を記
憶している記憶場所を指定することが好ましいときに使
用される。

いわゆる相対アドレス指定はプログラムカウンタ２０を
使用して記憶装置のアドレス指定を行うものであり、基
準アドレス指定はＲＡＬＵ１２のレジスタファイル７０
に包含される基準レジスタを使用して記憶装置のアドレ
ス指定を行う。

アドレス指定の各種タイプおよび組合わせについてはハ
ネウエル情報システム社１９７５年１２月発行の「シリ
ーズ６０（レベル６）アセンブリ、ランゲージＧＣＯＳ
／ＢＥＳ（Ｓｅ−ｒｉｅｓ ６０ （Ｌｅｖｅｌ ６
） Ａｓｓｅｍｂｌｙ Ｌａｎｇｕ−ａｇｌ ＧＣＯＳ
／ＢＥＳ）Ｊ注文番号ＡＳ３，１に詳しく記載されてい
る 第５図において、ブロック２０６で始まる経路が全体的
アドレス指定あるいは全体的アドレス指定に指標アドレ
ス指定を付加したアドレス指定に関係する動作を与える
。

ブロック２０８は基準アドレス指定あるいは基準アドレ
ス指定に指標アドレス指定を付加したアドレス指定の開
始点を与える。

ブロック２１０は基準アドレス指定に指標プッシュある
いはポップアドレス指定を付加したアドレス指定の開始
点を与える。

全体的アドレス指定あるいは全体的アドレス指定に指標
アドレス指定を付加したアドレス指定については、また
ブロック２０６で始まる動作に関しては、全体的アドレ
ス指定は、基準データおよびアドレスが現在アドレス指
定された記憶場所に関係ないような状態で使用される。

このような状態のアドレス指定により記憶場所を直接あ
るいは間接に参照できる。

ブロック２０６に関しては、プログラムカウンタ２０の
内容、すなわち現在実行されている命令に続くアドレス
、上記例ではアドレス１０１が内部母線２８に移り、結
果的に外部母線のアドレス線に位置する。

ブロック２０６に示されるように、記憶参照サイクルが
また開始するが、ブロックあるいはファニムウエア語２
１２の動作はブロック２１２の「停止」の表示に示され
るように記憶装置からアドレス指定された語を受信する
後までは行われない。

記憶装置から出力される語は外部母線のデータ線から受
信され、内部母線２８を介してＱレジスタに移される。

Ｑレジスタ７６は上述のように非指標アドレスを有する
。

記憶装置アドレスレジスタの内容すなわちＹレジスタ２
２の内容はＰカウンタ２０に移り、従って、アドレス１
０２がＰカウンタに位置する。

ブロック２１２で示されるファームウエア動作により記
憶参照サイクルが開始されるので、オペランドアドレス
が記憶装置から受信されＱレジスタに記憶される。

従って、Ｑレジスタはオペランドの非指標アドレスを有
するようになる。

Ｙレジスタの内容がＰカウンタに転送されるのに続いて
、記憶アドレスレジスタ２２の内容が１つ増加され、従
ってこのようなレジスタすなわちＹレジスタ２２は例え
ばアドレス１０３を有するようになる。

また、ブロック２１２により与えられる動作の一部は指
標付けが必要か否かの決定を行う。

指標付けが必要ないならば、Ｆレジスタ３６中の命令の
検討により示されるように、読み出しルーチン（ＸＲ）
１１８に入る。

ブロック２１４に示すように指標付けが必要な場合には
、指標付けシーケンスに入る。

この指標付けシーケンスは基準指標付け動作に与えられ
るものと同一である。

このことは後述の基準指標付けの説明に関連して説明す
る。

ブロック２０８を参照するに、ここで現われるファーム
ウエア語により現在のアドレスはレジスタファイル７０
中の特定の基準レジスタ（ＢＢ）からＱレジスタ７６に
転送される。

このようなファームウエア語により行われる動作の間、
ブロック２０９で示されるように指標付けが必要か否か
の決定が行われる。

指標付けを必要としないならば、直接読出しルーチンに
入る。

指標付けが必要ならば、ブロック２１６で示されるファ
ームウエア語に入る。

ブロック２１６にはブロック２１４の「肯定（ｙｅｓ）
」表示から入れるとともに、またブロック２１０で示さ
れるファームウエア語の始まりの径路に示される「肯定
（ ｙｅｓ ） ｊ表示からも入れることに留意された
い。

指標付けが必要ならば、ブロック２１６で示されるファ
ームウエア語が実行される。

選択された指標レジスタ（ＤＸ）の内容は（３つの指標
レジスタすなわちデータレジスタＤＩ，Ｄ２およびＤ３
が存在することに注意されたい）はＥレジスタにロード
される。

さらに、動作が語動作か否かが決定される。

語動作でなければ半語（すなわちバイト動作）あるいは
ビット動作である。

アドレス指定された記憶場所が語記憶場所であれば、全
語が呼び出されて記憶装置の読出しあるいは書き込みが
行われ、ブロック２１７すなわちブロック２１６で示さ
れるファームウエア語の一部はＸＲルーチンを付勢する
。

ＸＲルーチンは語が記憶装置から読み出されるようにす
る。

語動作でなければブロック２１７は何の条件も示さず、
ブ田ンク２１８に入る。

ブロック２１８で示されるファームウエア語はＲＡＬＵ
１２のレジスタファイル７０中のＥレジスタの内容を加
算器９６に転送させ、Ｅレジスタの内容を右に１つ桁送
りしてＸＢレジスタ３２に移らせる。

このように、ブロック２１８で示されるファームウエア
語の動作はＥレジスタの内容を加算器９６に第１に桁送
りしてＥレジスタの内容を１ビット右に桁送りしてＸＢ
レジスタに移し、ＸＢレジスタと加算器９６の内容を桁
送りして、右桁送りが行われる。

このことは、ブロック２１８中の第２行目に示されてい
る。

動作がバイトすなわち半語動作の場合、ブロック２１９
、すなわちブロック２１８で示されるファームウエア語
の一部が付勢されて、読出しルーチン１１８に入る。

半語動作ではなく、かつ語動作でない場合、それはビッ
ト動作であり、ブロック２１９の「否定（ ｎｏ ）」
解答によりブロック２２０が付勢され、上記ファームウ
エア語により行われる動作が開始する。

従って、１ビットのアドレス指定ができるように、ＸＢ
レジスタ３２に４ビット転送するには４つの全部右に桁
送りしなければならない。

すでに右に１つ桁送りされているので、さらに３つの桁
送りを実行するには後に２２０を含む複数のブロックが
設けられる。

Ｅレジスタの内容が再びＡＬＵあるいは加算器に桁送り
されて、右桁送りが実行される。

前述の様に、ファームウエア語に続く判断ボックスはフ
ァームウエア語ボックスの一部である。

この場合、ＭＩＳＣフリツプフロツプが１に等しいかど
うかの質問はボックス２２１で行われる。

このフリツプフロツプは、大部分のフリツプフロツプが
そうであるように予めクリアされているので、応答は「
否定（ｎｏ）」であり、ブロック２２０に再び入る。

しかし、ブロック２２０で行われる第１動作の間に、こ
のようなＭＩＳＣフリツプフロツプは１にセットされる
。

右への桁送りは再びブロック２２０で示されるファーム
ウエア動作により行われ、この場合、ブロック２２１へ
の応答は［肯定（ ｙｅｓ ） ｊである。

事実、ＭＴＳＣフリツプフロツプはセットされる。

従って、ブロック２２２で示されるファームフェア語に
入り、再び右桁送り動作が生じる。

これに続いて、４つの右桁送りが行われ、読出しルーチ
ンに入る。

後に詳述するように、内容、すなわち、ＸＢレジスタ３
２中の４ビットは復号器３４により復号化される。

復号化された出力は必要なピット指標付けを行うのに使
用される。

ＸＡルーチンはまた基準レジスタ指標付けプッシュポッ
プアドレス指定の機能を与える。

指標付けされた基準相対プッシュアドレス指定の間、特
定の指標レジスタの内容が１つ減少し、使用されるデー
タの実効アドレスの計算が行われる。

指標付けされた基準相対ポップアドレス指定の間、動作
に使用されるデータあるいは記憶場所の実行ア．ドレス
の計算が行われる。

このような実行アドレスの計算後、指標レジスタの内容
が１つ増加する。

プッシュアドレス指定とポップアドレス指定の相違はＦ
レジスタ３６のビット１３により決定される。

この動作においては、ブロック２１０に入り、Ｑレジス
タ７６には特定の基準レジスタ（ＢＢ）の内容がロード
される。

これが指標付けされたポップ動作の場合には、ブロック
２２４に入り、ファームウエアにより与えられる動作が
実行される。

従って、Ｅレジスタが選択された指標付けレジスタの内
容をロードされ、間接アドレス指定ビット（ＦＡ）すな
わちＦレジスクのビット１２がクリアされる。

基準レジスタ番号を示すＦレジスタのビット１３〜１５
もまたクリアされる。

ブロック２２６に入り、そこに示される動作が行われて
、選択された指標レジスタの内容が１つ増加する。

ブロック２２７中に示すようにアドレス指定が全部に対
するものかどうかの判断が行われる。

もしそうなら、読出しルーチンに入る。

そうでなければ、ブロック２１８に入り、ＸＢレジスタ
への桁送り動作が行われ、、さらに前述のように指標付
けが行われる。

基準指標付けポップ動作の間では、ブ田ンク２２４に入
るとき、語、バイトあるいはビットにより指標付けが行
われる。

他方、これが基準動作に指標プッシュ動作が付加された
ものだと、ブロック２２８に入り、選択された指標レジ
スタ（ＤＸ）の内容が１増加し、ブロック２２４により
示されるファームウエア語の場合と同様にクリアされる
。

ブ゜ロツク２２８が付勢されてブロック２１６の入力に
至ると、指標付け動作が始まる。

指標付け動作については上述した通りである。

アドレスルーチンを基にして、指標付けが行われている
ときＱレジスタ７６は非指標を有し、Ｅレジスタは指標
を有する。

このシステムでは他の型のアドレスサブルーチンもまた
設けられるが、このようなサブルーチンは本発明による
システムには関係ない。

次に、第６図を参照して読出しルーチン（ＸＲ）１１８
に関係する部分をさらに詳しく説明する。

ＸＲルーチンに入ると、各種サブルーチンが例えばレジ
スタ３６の内容のオペレーションコードに応じて行われ
る。

例えば、Ｆレジスタのビット１２（ＦＡ）すなわち間接
アドレス指定ビットは２進数の１にセットされ、ブロッ
ク２５０に入り、ここに示されるファームウエア動作が
実行される。

記憶読出しサイクルが始まり、それが行われている間、
オペランドの非指標付きアドレスを有するＱレジスタ７
６の内容は内部母線２８を介して外部母線のアドレス線
に転送され、従って、Ｆレジスタのビット１２〜１５は
クリアされる。

ブロック２５２中で「停止」という語で示したアドレス
指定された語を栄けると、受信された語は外部母線のデ
ータ線から内部母線２８を介してｌＬＵ１２゛のＱレジ
スタ７６に転送される。

このように、オペランドアドレスはＱレジスタに記憶さ
れ、読出しルーチンが再び入る。

再び読出しルーチンに入ると、読出し（ＲＥＡＤ）動作
あるいは非読出し（ＲＥＡＤ）動作が行われる。

読出し動作はブロック２５４で示されるファームウエア
語とともにスタートするファームウエア語で示され、非
読出し動作はブロック２５６で示される。

読出し動作あるいは非読出し動作が完了すると、実行ル
ーチンに入る。

読出しルーチン１１８の読出しサブルーチンを参照する
に、記憶読出しサイクルはブロック２５４で表現される
ファームウエア語により示されるように開始される。

このことは、非指標付きアドレスを有するＱレジスタの
内容と、内部母線２８を介してＹレジスタ２２に加えら
れるとともにＱレジスタにもどされる指標値を有するＥ
レジスタの内容との和をとることにより行われる。

このように、Ｙレジスタすなわち記憶アドレスレジスタ
２２は抽出されるべきオペランドのアドレスを有するよ
うになり、このようなアドレスは非指標ア．ドレスであ
る。

また、ブロック２５４で表現されるファームウエア語の
間、動作は判断ボックス２５５により示される半語動作
か否かの決定が行われる。

半語動作でないと、ブロック２６０に入る。

記憶装置からデータ線（ＢＤ）を介してデータが受信さ
れると、それは内部母線２８を介してＤレジスタに移さ
れる。

ブロック２６０で表現されるファームウエア動作により
、オペランドすなわち演算されるべきデータはデータレ
ジスタ（Ｄ）に移される。

このようなデータは全語が演算される場所でマスキング
無しで、あるいはビットのみが演算されるＥレジスタ中
の指標値で示えられるマスキングをともなって処理され
る。

適用可能な語るいはビット動作の間実行ルーチンに入る
。

判断ボックス２５５により示される半語動作があると、
ブロック２６２に入る。

初期のうちは、Ｄレジスタの内容は内部母線２８を介し
て定数ＦＦＯＯをロードされる．。

ＦＦ０＝０は、８個の２進数の１の後に８個の２進数の
６を縦続させたビットパターンで左および右バイト選択
に使用される。

ＸＢ（０）が２進数の０とすると、データ線（ＢＤ）に
おいて記憶装置から受ける左バイトは左および右バイト
線の双方において対をなして位置し、ＸＢ（０）が２進
数の１とすると右および左バイトは対をなすことなしに
転送される。

ＦＦＯＯビットパターンをＤレジスタに位置させること
により、負（２進数の１で示す）オペランドの符号延長
部が最も左の８ビット中に設けられた、ＸＢ（０）の状
態に応じて、左または右バイトがＤレジスタの最も右の
８ビットに位置する。

符号延長部は加算器９６が語の最も左のビットのみを使
用してオペランドの符号を効果的に決定するようにしな
ければならない。

ブロック２６４で表現されるファームウエア中に示され
るように、一旦、外部母線のデータ線からデータが受信
されてＤレジスタに配置される。

また、ブロック２６５に示されるように、これが負のオ
ペランドか否か決定が行われる。

それが負のオペランドの場合、直接、実行ルーチンに入
る。

それが負のオペランドでない場合、ブロック２６６で表
現されるファームウエア語に入り、Ｄレジスタ中のオペ
ランドはＦＦＯＯと排他的論理和がとられて、Ｄレジス
タの最も左の８つのビットはすべて２進数のＯとなる。

なお２つの２進数１の排他的論理和をとると２進数の０
になることに留意されたい。

そして、実行ルーチンに入る。

Ｆレジスタ中のオペレーションコードに従って非読出し
ルーチンに入る。

ブロック２５６で表現されるファームウエア語により、
Ｑレジスタ中の非指標付きアドレスとＥレジスタ中の指
標値とが加算され、Ｑレジスタに戻され、また内部母線
２８を介して記憶アドレスレジスタ２２に加えられる。

そして、実行ルーチンに入る。要するに、アドレス形成
すなわちオペランドアドレス成形の各ステップはＰおよ
びＹレジスタが適当なアドレスを有する取出しルーチン
実行に追従し、Ｅレジスタはゼロにクリアされ、命令ア
ドレスはＰレジスタからＱレジスタにロードされ、命令
は記憶装置からＤおよびＦレジスタにロードされる。

アドレスルーチン１１６の間、命令が行われる。

第１の基本的ステップとして非指標付きアドレスをＱレ
ジスタ７６に転送する。

指標付けが行われているならば、次のステップは指標値
（指標付けがなければ０である）をレジスタファイル７
０中のＥレジスタに移動する。

次のステップでは、これが語動作ではなくバイトあるい
はビット動作ならば、Ｅレジスタ中の指標値がＸＢレジ
スタ３２に桁送りされる。

バイトアドレス指定動作ならば、ただ１つの桁送りが行
われ、ビットアドレス指定動作ならば、４ビット全体の
桁送りが行われる。

１ビットの桁送りにより、１語の中の２バイト間の選択
が行われ、４ビットの桁送りにより１語中の１６ビット
の任意の１つの選択が行われる。

このようにして、アドレスルーチン１１６の動作が完了
し、続いて読出しルーチン（ＸＲ）１１Ｂに入る。

ＸＲルーチンの間、必要ならばＱレジスタを使用して間
接アドレス指定が行われる。

次に、Ｑお．よびＥレジスタの内容が加算されて最終的
な実効語、バイト、あるいはビットアドレスが作られる
。

次のステップでは、記憶装置からアドレス指定されたデ
ータが読み出され、ＸＢレジスタの内容を使用してデー
タがＲＡＬＵ１２に導かれる。

語動作の間では、語は記憶装置から読み出されＸＢレジ
スタを使用することなしにＲＡＬＵ１２により受信され
る。

取出しルーチンの次にはアドレスルーチンに入る。

アドレスルーチンでは非指標付き実効アドレスをＱレジ
スタに集中化し、指標値をＥレジスタに集中化する。

そして、語動作ではない場合には、次に桁送り動作が行
われる。

次に、読出しルーチンに入り、読み出しルーチンにおい
ては、Ｑレジスタ中の実効アドレスが確実に実際のすな
わち最終的なアドレスになるようにされ、間接アドレス
指定が行われないようにされる。

間接アドレス指定が必要なときには、Ｑレジスタ中に上
記最終的アドレスを位置させればよい。

第７図には、バイトあるいはビットがアドレス指定され
る方法が詳しく示されている。

基準アドレス４００はアドレス指定されず、通常Ｑレジ
スタ７６中に収納されている。

指標値４０２は通常ファイル７０中に包含されているＥ
レジスタ中に収納されている。

バイト動作かあるいはビット動作かによって、Ｅレジス
タの内容がＸＢレジスタに桁送りされ、バイト動作のと
きには１つ、ビット動作のときにはその４部の桁送りが
行われる。

アドレス指定されたのが語であるときには、桁送りは行
われない。

ＸＢレジスタ３２に桁送りされる値をβ、基準アドレス
から指標付けされた「語」の部分を指標値４０２中でα
で示し、α値はＥレジスタ中のものとする。

従って、基準アドレス４００は記憶装置４０４のうち該
基準アドレスにより示された記憶場所をアドレス指定し
、α指標値は語が語記憶位置を指標付けするようにし、
β指標値はＸＢレジスタ３２中の単一桁送りビットに応
じてアドレス指定された語の左バイトあるいは右バイト
を指標付けする。

すなわち、β指標値は、ＸＢレジスタに桁送りされるβ
値が４ビットの長さならば、例えばアドレス指定された
語の１６ビットのうちの１つを指標付けするものである
。

上述の指標付け動作は、指標値を右桁送りするのではな
く、左桁送りする指標付け技術を使用することにより２
あるいはそれ以上の語を含んだ動作を行うことができる
。

第８図には、語に含まれているバイトが記憶装置に書き
込まれあるいは記憶装置から読み出される方法を示す。

記憶装置と処理装置のインターフェースは外部母線に接
続される内部母線２８を介して行われる。

外部母線はデータ線（ ＢＤ ）とアドレス線（ＢＡ）
とを有し、さらに第１図に示される制御線を有する。

入力と出力の双論理回路はそれぞれ要素４４と６１とし
て示されている。

レジスタファイル７０中のＤレジスタはマルチプレクサ
９０を介してＲＡＬＵ１２の加算器に結合されている。

なお、それはマルチプレクサ８８を介して結合される。

ＸＢレジスク３２は外部母線のアドレス線だけでなく双
論理回路４４にも結合される。

全語読出しあるいは書き出し動作では、データ転送は左
から左、右から右へ行われる。

すなわち、マルチプレクサブロック４４と６１に示され
ているように、語径路は右バイト径路６１−１と左バイ
ト径路６１−３とからなる。

読出し動作において、マルチプレクサ４４に描かれてい
るように、左径路４４−１と右径路４４−３が使用され
る。

半語書込み動作の間、ファームウエア語のＢＩフィール
ドに応じて、書き込まれたバイトは加算器の右出力から
受信され、マルチプレクサ６１の径路６１−１を介して
右バイト径路に与えられるだけでなく、マルチプレクサ
６１中の径路６１−２を介して左バイト位置にも与えら
れる。

加算器９６から受信された左バイトは内部母線２８に位
置する。

従って、外部母線は語線の両方のバイト位置において同
一バイトを受ける。

半語読出し動作の間、データは外部母線のデータ線（
ＢＤ ）からマルチプレクサ４４を介して受信される。

ビットＸＢ（０）が２進数の０のときは、語の左バイト
は加算器９６の右入力と左入力に重複して位置する。

このことはマルチプレクサ４４の径路４４−１と４４−
２を使用することにより達成される。

なお、径路４４−２は径路４４−３のかわりに用いられ
る（径路４４−３はＸＢ（０）が２進数の１のときに使
用される）。

従って、外部母線のデータ線から受信される右バイトは
使用されない。

読出しに際しては、これらのバイトはマルチプレクサ８
８を介して加算器９６により処理され、Ｄレジスタ７０
−０中の適当なバイト．記憶場所に位置する。

第９図には、第１図および第２図の論理回路の桁送りあ
るいは指標付け動作の態様に関してより詳細に示されて
いる。

指標付け動作の間、指標値はレジスタファイル７０に包
含されるＥレジスタ．中に位置する。

Ｆレジスタ３６中のオペレーションコードは試験され、
全語動作か非全語動作か判別される。

非全語動作はバイトあるいはビット動作を含む。

全語命令の場合、指標付けは正確に行われており、指標
付けに関してはさらに伺の動作．も行う必要がない。

半語あるいはビット命令の場合には、指標値を一度ある
いはそれ以上桁移動する必要がある。

桁送りはＲＡＬＵ１２により行われ、Ｅレジスタの内容
はＲラツチ回路８６に写し取られる。

Ｅレジスタの出力はマルチプレクサ９０および加算器９
６を介して桁送り論理回路８０にもどされ、右に桁送り
され、Ｅレジスタに再び戻る。

各処理クロツクサイクルでは１ビット位置桁送りされる
。

バイト動作の場合、さらに桁送りを必要としない。

桁送り動作が行われると同時に、Ｅレジスタの最上位ビ
ットすなわち指標値の内部の符号を示すビットはマルチ
プレクサ９８および論理回路６１を介して内部母線２８
に与えられる。

このようにすれば、Ｅレジスタのこのビット０は選択器
３７の桁送り入力として使用できる。

なお、選択器３７は本発明には関係のない他の入力も有
している。

入力選択は、制御記憶語あるいはファームウエア語のＡ
ＭフィールドだけでなくＦレジスタのオペレーションコ
ードに基いて行われる。

Ｅレジスタのビット０は桁送り論理回路の入力として制
御記憶語のＡＭフィールドに応じてゲート３９により出
力され、桁送り入力に符号延長部が与えられる。

すなわち、以前ビット０であった同ビットはＥレジスタ
内で桁送りが行われた後も符号は同一であることを示す
。

このように、符号延長部は左側ビットに設けられ、桁送
り動作の間はその機能を無にし、指標値に対して適当な
符号を維持する。

このように、Ｅレジスタ中の指標値で示される変位方向
は一定に維持される。

Ｅレジスタの桁送りの間右に桁送りされるビットは．Ｘ
Ｂレジスタ３２への入力としてビット部分ＸＢ（０）へ
与えられる。

制御記憶フィールドＧＣはＥレジスタの桁送りの間ＸＢ
レジスタを右に桁送りするようにし、桁送りされたビッ
ト位置ＸＢ （０）で捕えられ、記憶装置から取り出さ
れるとき、左バイトに対する右バイトを選択するのに連
続的に使用される。

前述のように、この１ビット桁送りの後、Ｆレジスタ中
のオペレーションコードは試験論理回路５０により試験
され、バイト動作かビット動作か決定される。

ビットオペレションコードの場合、桁送り動作は３回以
上行われる。

各回とも次のようなことが行われる。すなわち、Ｅレジ
スタ符号が桁送りされすなわち１ビットさらに延長され
、Ｅレジスタ中の連続したビットが前述の様に桁送りさ
れ、位置ＸＢ（０）を介してＸＢレジスタ３２の残りの
３つの位置に連続して与えられ、前にビット位置ＸＢ（
０）にあったものがビット位置ＸＢ（３）にくる等の動
作が行われる。

このように、Ｅレジスタ中の動作に対する最も右のビッ
トすなわち最上位ビット１５は最終的に転送され、位置
ＸＢ（３）に位置し、ビット１４は位置ＸＢ（２）に位
置する。

ＸＢレジスタ３２中に位置していた情報は次のように使
用される。

半語読出し動作の間は、ＸＢレジスタ３２はＸＢ（０）
位置によるビット有する。

これは、バイト選択器が記憶装置中でアドレス指定され
た語の中の左バイトあるいは右バイトのいずれを選択し
たかを示す。

２進数の０が左を示し、２進数の１が右を示す。

半語読出し動作の間、このビットは制御記憶語のＧＣフ
ィールドからの作動（使用可能）入力を有するゲート４
３により論理回路４４を制御するのに使用される。

語は、アドレスにＥレジスタ中の指標値を加えた和を使
用して記憶装置から読出される。

戻り語はマルチプレクサの入力すなわち入力双論理回路
４４に入る。

前述のように、ＸＢ（０）が２進語のＯの場合、このマ
ルチプレクサの入力のデータの左半分と同じものが出力
の両半分に与えられるとともに加算器９６の入力の両半
分にも与えられる。

ＸＢ（０）が２進数の１の場合には、データは重複した
径路を通ることなく左から左および右から右の径路を通
る。

データはレジスタファイル７０中のＤレジスタに位置し
、このようなＤレジスタはすべての記憶装置の基準命令
に対してオペランドレジスタとして動作する。

半語書込み動作の間、書込まれるべきデータを包含する
レジスタファイル７０中のＤレジスタが制御記憶装置の
制御の下で加算器９６とマルチプレクサ９８および出力
双論理回路６１により作動される（使用可能とされる）
。

論理回路６１はファームウエア語のＢＩフィールドによ
り制御され、この型の動作の間は、語の右側半分と同じ
ものが内部母線（ＢＩ）２８の両半分に与えられ、デー
タ母線（ＢＡ）が記憶装置に書込み可能となる。

同時に、最下位ビットがアドレス母線の半語選択ビット
を示すとき、制御記憶装置１０がゲート５１を介してＸ
Ｂレジスタ３２のビット位置ＸＢ（０）中のビットを外
部母線のアドレス線（ＢＡ）の１つに接続される記憶装
置に放出する。

Ｘ Ｂ （０）が２進数の０の場合、データ母線の左半
分には記憶語の左半分と同じものが与えられ、２進数の
１の場合、データ母線の右半分には記憶の右半分と同じ
ものが与えられる。

このように書込み動作では、ＸＢ（０）はデータ語のど
ちらかの半分を制御して適正なバイトが書き込まれるよ
うに動作する。

ビット動作の間、ＸＢレジスタの内容は異なった態様で
使用される。

指標付けビット動作の間（すなわち、Ｆレジスタ３６中
のオペレーションコードがビット動作を示すとき）、Ｘ
Ｂレジスタは４回桁送りされ、１６ビット中演算される
べきビットを示す４つのビットを示す。

ＸＢレジスタ３２中のこれら４つのビットは復号器３４
に与えられ、１６ビットのマスクが発生され、このマス
クはシステムの論理極性に応じて１５個の２進数の０と
１個の２進数の１をとるか、または逆の値をとる。

従って、他の記憶場所とは別個にマスクされたビット記
憶場所のみが作動される（使用可能となる）。

復号器３４の出力は、ゲート４１を介して与えられる制
御記憶ファームウエア語のＢＩフィールドに応じて内部
母線２８に与えられる。

上記マスクは論理回路４４およびマルチプレクサ８８を
介して加算器９６に与えられる。

そしテマスクは この指標付け動作のために、レジスタ
ファイル７０中のＥレジスタ中に位置する。

Ｅレジスタの内容はオペランド語の適当なビットを演算
するのに使用される。

このことは、ＸＥサイクルの間、内容をマスクすること
によりすなわちＥレジスタ中の列を記憶装置から受信さ
れるオペランド語によりマスクすることにより達成され
る（第６図のブロック２６０参照）。

このマスク動作は第６図のブロック２６２と２６４を参
照して説明した値ＦＦＯＯにより与えられるマスキング
と同様である。

ＸＢ（０）をゲート５１を介して外部母線のアドレス線
に与えるのに加えて、Ｙレジスタ２２の内容もまた記憶
装置にアドレス指定するためにその場所に位置している
ことに留意されたい。

さらに、Ｙレジスタ２２は常にアドレス線に送られる最
後のアドレスを有しており、従って、いつでも、アドレ
スはアドレス線に与えられ、このようなアドレスはまた
Ｙレズスタ２２に与えられる。

第１０図には試験論理回路５０が示されている。

試験論理回路５０はファームウエア語中のＴＣフィール
ドに応じて動作する。

第４図に示したように、ＴＣフィールド例えば６個のビ
ット４０〜４５を有する。

従って、６４個の試験条件が選択できる。

説明を簡単にするために、第１０図の試験論理回路には
ＴＣフィールド中の４ビットにより制御される１６個の
試験入力のみが示されている。

この論理回路５０は選択論理回路すなわち復号論理回路
を有し、選択論理回路（ＳＬ）３０６の出力に試験入力
の１つを与える。

論理回路３０６は、ファームウエア語中のＢＲフィール
ドのビット３６により制御される各種ゲートに入力を与
える。

基本的には、この回路は所望の動作に応じて選択された
信号を反転させるものである。

例えば、Ｆレジスタ中のビットの１つからの試験入力の
１つにより、命令語中のビットが行われている動作の中
で何を示すのかが決定される。

しかし、ある事情の下ではこの動作は異なったものとな
る。

すなわち、上記信号反転により、ＴＣＴＲＵＥあるいは
ＴＣＴＲＵＥ信号が発生され、後述の第１１図の次アド
レス発生論理回路に関する説明中で説明される別のアド
レス指定が行われる。

上述の様に、試験論理回路５０は選択論理回路を有する
。

典型的な選択論理回路すなわち復号器は２つの作動線に
おいて信号を受けて４つの入力のうちの１つを出力に与
える機能を有する。

なお、本発明の範囲を逸脱せずにこのような選択論理回
路を別の構成とすることができる。

選択論理回路３０２〜３０６は同一構成のものである。

４個の試験入力Ａ−Ｄは選択論理回路３０２で受信され
、試験入力Ｅ−Ｐはそれぞれ選択論理回路３０３，３０
４および３０５の入力で受信され、一方、４個の選択論
理回路の出力は選択論理回路３０６の入力に与えられる
。

信号ＴＣ２とＴＣ３は選択論理回路３０２〜３０５のそ
れぞれが１つの試験入力を選択論理回路３０６の１つの
入力に与えるようにする。

信号ＴＣ０とＴＣ１は選択論理回路３０６の４つの入力
のうちの１つをゲート回路網の入力に与えるようにする
。

例えば、信号ＴＣ０〜ＴＣ３がそれぞれ２進数の０、１
，０，１であるとすると、第３入力の内容すなわち選択
論理回路３０２，３０３，３０４および３０５に加えら
れる入力Ｃ，Ｇ，Ｋおよび０はそれぞれ選択論理回路３
０６の入力を通過する。

そして次に、選択論理回路３０６が１つの入力をその出
力に与えられるようになされる。

すなわち、例えば試験入力Ｋは排他的論理和ゲート３０
０と３１０により受信される。

試験入力を受けると、ファームウエアのＢＲフィールド
（ビット３６）に応じて、信号ＴＣＴＲＵＥあるいはＴ
ＣＴＲＵＥが発生される。

排他的論理和ゲート３００と３０１の入力に２進数の１
が加えられると、ゲート３１０の出力から２進数の１が
発生される。

従って、ＢＲ３６信号が２進数の１である場合には、信
号ＴＣＴＲＵＥを発生する。

ＢＲ信号が２進数の０の場合には、ゲート３００は否定
回路３０８により作動され、２進数の１信号すなわち信
号ＴＣＴＲＵＥを発生する。

第１１図には、次アドレス発生論理回路が詳細に示され
ている。

次アドレス発生論理回路５２は９本のＣＳＡ線（０〜８
）により制御記憶回路１０のアドレス指定を行うために
設けられる。

例えば、５１２の語だけが制御記憶回路１０中で使用さ
れるので、１０番目のあるいはそれ以上のＣＳＡ線に゛
ついては説明する必要はない。

次アドレス発生論理回路５２の入力数に応じたアドレス
パターンがＣＳＡ線に含まれている このような入力の
１つは試験論理回路５０から与えられ、ＴＣＴＲＵＥあ
るいはＴＣＴＲＵＥ信号を与える。

他の入力はＦレジスタ３６から与えられ、最後にアドレ
ス指定された制御記憶語である。

制御記憶語から与えられる第１のフィールドは試験条件
が偽（ＴＣＴＲＵＥ）であるすべての場合に使用される
ＮＡフィールドである。

９個の制御記憶アドレスビットは第３図に示した各種フ
ァームウエアルーチンに関係するファームウエア語をア
ドレス指定するために設けられる。

上記ルーチンのそれぞれ、すなわちファームウェア語の
群は制御記憶装置１０中の専用領域に包含されている。

次アドレス発生回路に対する制御記憶入力はファームウ
エア語のＢＲフィールドを有し、特定の試験条件の結果
として行われる分岐の型を決定する。

Ｆレジスタは記憶装置から受信する命令語を保持する。

これは１６ビットレジスタである。

第１１図に示すように、このようなビットの各種組み合
わせが使用される。

命令語は次のような形式を有している。

すなわちビット４〜８はいわゆるオペレーションコード
フィールドを有し、ビット９〜１５はいわゆるアドレス
シラブルを有する。

いわゆるアドレスシラブルはビット９〜１１中にアドレ
ス変更部を有する。

アドレスシラブルのビットはいわゆる間接アドレス指定
表示ビットであり、ビット１３〜１５はレジスタ番号す
なわちＲＡＩ，Ｕ １ ２のレジスタファイル７０中の
基準レジスタＢ１〜ＢＴのいずれか１つを示す番号を有
する。

命令語のビット１〜３は、７個の語オペランドレジスタ
すなわちレジスタファイル７０中のデータレジスタＤ１
〜ＤＩのうちいずれか１つを選択するレジスタ番号を有
する。

命令語のビット０は、単一オペランド命令あるいは二重
オペランド命令を示す２進数の１、または、分岐型命令
あるいは桁送り命令を示す２進数の０を有する。

初めのうちは、ファームウエア語のＢＲフイールドは復
号器５００により復号され、別個のファームウエアルー
チンを特定表示する信号を発生する。

ＴＣＴＲＵＥが発生されると、オアゲート５０２がアン
ドゲート５０４を作動させる信号を与え、このファーム
ウエア語のＮＡフィールド中のビットの９から次アドレ
スをＣＳＡ線に与える。

そしてＴＣＴＲＵＥに応じて、ファームウエア語からの
ＮＡフィールドが進行中のファームウエアルーチンとは
独立に使用される。

ＴＣＴＲＵＥに応じて、復号器５００で復号されたファ
ームウエアルーチンに基いて、ファームウエア語ＢＲフ
ィールドで示されるように、上述のＣＳＡ線がアドレス
指定される。

ファームウエアルニチンの型に応じて、主分岐復号器５
０６がＣＳＡ線５〜８にアドレス指定を行う。

復号器５０６は作動信号ＴＣＴＲＵＥを受け、ＢＲフィ
ールドからの信号に応じて、Ｆレジスタの信号ビット０
〜５を復号する。

なお上記５つのビットは、命令の型、選択されたデータ
レジスタ、およびオペレーションコードの２つの最上位
ビットを示す。

このような線と組み合わせて、他の線は制御記憶装置１
０に対する全アドレスを有する。

所定の復号に応じて制御が行われないＣＳＡアドレス線
は２進数のＯを保持する。

このことは使用される論理の型に基いて行われる。

前述のように、Ｘ０分岐により、次アドレスがファーム
ウエア語のＮＡフィールド中の９個のビットにより完全
に特定化される。

ＴＣＴＲＵＥが発生されていれば、これもまた真である
。

しかし、ＸＯ分岐が表示され且つＴＣＴＲＵＥが発生さ
れた場合、ゲート５０８が作動されて次アドレスの７個
の最上位ビットのみがＮＡフィールドから構成される。

２つの最下位ヒ２ビットすなわちビット０とビツトＴＩ
（他のすべての線がＣＳＡ線０〜８に接続されているの
と同様に配線式で論理和がとられたもの）が与えられて
、ＣＳＡビット０と１は強制的に２進数の１にされる。

これにより、ＸＯ副分岐が実行されている間、主分岐フ
ァームウエアルーチンの範囲内で３つの記憶場所のうち
任意の１つに分岐される。

すべての分岐がそうであるように、ＴＣＴＲＵＥ状態に
あると、次アドレスはファームウエア語のＮＡフィール
ドにより与えられる。

従って、取出しルーチン（ＣＦ）については真である。

ＴＣＴＲＵＥ状態では、ＸＦルーチンが復号器５００に
より表示され且つ記憶装置が回復可能な誤りがあること
を表示すると、記憶場所がＣＳＡ線の線１の制御により
付勢され、この回復可能条件が例えばカウンタの内容を
増加させることにより記録され、このようなアドレス情
報は、回復可能誤り状態を示すＭＥＭＯＫ信号に応じて
アンドゲート５１０を付勢することにより得られる。

このようなアドレスは復号器５０６により与えられるビ
ット５〜８から構成される。

一方、ビット０と２〜４は２進数の０を維持する。

ＴＣＴＲＵＥが発生されると、ＸＡ分岐は、次アドレス
を、当初、オペレーションコードおよび命令の型に応じ
た現在の命令語のアドレスシラブルを復号化することに
より構成する。

もちろん、信号ＴＣＴＲＵＥが発生されると、次アドレ
スはＮＡフィールドで構成される。

命令の型に応じて、Ｆレジスクのビット０（すなわちＦ
’Ｏ）は２進数の１あるいは２進数のＯである。

Ｆ’Ｏが２進数の１であるとＸＡ信号とＴＣＴＲＵＥ信
号がアンドゲート５１４を作動させ、ゲート５１２が作
動する。

これにより、Ｆレジスタ３６のビット９〜１５中いわゆ
るアドレスシラブルの内容を復号する復号器が線１〜４
にアドレスを与え、最下位ビットはすべての主分岐に対
して２進数の０を維持する。

他のビットすなわちＣＳＡ線のビット５〜８は復号器号
器５０６により復号動作に応じて得られる。

他方、ビツ｝ＦＯがＦＯで示されるように２進数０？０
である場合、復号器５１６が動作するかわりに、ゲート
５１４が動作しこれに応゜じてゲート５１８が作動され
、復号器５２０はＣＳＡ線１〜４にＦレジスタのビット
４〜８の復号されたものを与える。

なお、ビット４〜８は命令語中のオペレーションコード
を有する。

このように、アドレス分岐により、アドレスシラブルあ
るいはＦレジスタ３６中の命令に含まれているオペレー
ションコードに応じたアドレスが得られる。

総合的分岐（ＸＧ）に応じて、ＣＳＡ線のビット２〜４
には特定のアドレスが与えられる。

これは、信号ＴＣＴＲＵＥが発生されている場合である
。

このようなビット２〜４はＥレジスタのビット１２〜１
４の復号により構成される。

アドレスのこの部分はゲート５２２を作動させることに
より得られる。

２つの最下位ビットは０である。読出し分岐（ＸＲ）お
よび書込み分岐（ＸＷ）はともに、データレジスク選択
を示すビットであるＦレジスタのビット１〜８と、命令
語のオペレーションコードとに応じて復号器５２４によ
り与えられる復号信号を使用する。

信号ＸＲとＸＷはオアゲート５２６を通ってアンドゲー
ト５２８を作動させ、ＴＣが真ならば、復号器５２４か
らＣＳＡ線の線１〜４にアドレスの一部を出力させ、ビ
ット０をゼロに保ち、ビット５〜８が主分岐復号器５０
６から与えられるようにする。

読出し分岐では、例えば間接アドレスの取出しあるいは
記憶装置中のオペランドの取出しが行われる。

書込み分岐では、語のファームウエア選択は、半語アド
レが全部アドレスか、あるいはオペランドは記憶装置に
ロードされているかレジスタにロードされているかの条
件に基いて行われる。

実行分岐においては、ＴＣＴＲＵＥが発生されると、ア
ンドゲート５３０が作動され、復号器５３２がＦレジス
タのビット０〜８に応じてＣＳＡ線のビット線２〜４に
アドレスの一部を与え、ビット０と１は０に維持され、
ビット５〜８は復号器５０６から与えられる。

ＸＥ分岐は、マイクロルーチンに加算、ロード、乗算等
の命令を実行させることができる。

【図面の簡単な説明】 第１図は本発明の一実施例を含むシステムの全体を示す
概略ブロック図、第２図は第１図に示したデータ処理装
置中に使用されるマイクロプロセッサ論理を示す概略ブ
ロック図、第３図は第１図のデータ処理装置中に含まれ
る制御記憶装置中に設けられるファームウエアルーチン
を示す概略ブロック図、第４図は上記制御記憶装置に包
含されるファームウエア語の構成態様を示す図、第５図
および第６図は第１図の制御記滝装置と処理装置に関連
してファームウエア語が本発明の動作を制御する独立し
た態様を詳細に示す図、第７図は第１図のデータ処理装
置に関係する記憶装置中で実行的に語、バイトあるいは
ビットのアドレス指定をする態様を示す概略ブロック図
、第８図は第１図のデータ処理装置に関係して多重バイ
ト語のうちの単一バイトが記憶装置に書き込みあるいは
読み出される態様を示す図、第９図は第１図に示される
データ処理装置により実効的にバイトあるいはビットの
アドレス指定をする態様を示す。 詳細ブロック図、第１０図は第１図の処理装置内に含ま
れる試験論理回路を示す詳細ブロック図、第１１図は第
１図のデータ処理装置の次アドレス発生論理回路を示す
詳細ブロック図である。 １０・・・・・・制御記憶装置、１２・・・・・・マイ
クロプロセッサ、１４・・・・・・状態／保持レジスタ
、１６・・・表示レジスタ、２０・・・・・・プログラ
ムカウンタ、２４・・・・・・母線データレジスク、２
６・・・・・・送受信論理回２８・・・・・・内部母線
、３０・・・・・・割込みレジスタ、３４・・・・・・
復号論理回路、３５・・・・・・命令レジスク、４０・
・・・・・定数発生論理回路、４２・・・・・・３状態
制御論理回路、４４・・・・・・入力対論理回路、４８
・・・・・・内部母線制御論理回路、５０・・・・・・
試験論理回路、５６・・・・・・アドレス母線レジスタ
、５８・聞・選択論理回路、７０・・・・・・レジスタ
ファイル、８０・川・・マルチプレクサ桁送り論理回路
、８４，８６・・曲ラッチ回路、８８，９０．９８・・
・・・・マルチフレクサ、９６・・曲加算装置、１１２
・・・・・・命令取出しルーチン、１１６・・・・・・
アドレスルーチン、１２０・・・・・・実行ルーチン、
１２２・・・・・・書込みルーチン、１２８・・・・・
・割込みルーチン、１３０・・・・・・実時間刻時ルー
チン、１３２・・・・・・性能論理試験ルーチン。

Claims (1)

1. 【特許請求の範囲】 １（Ａ）データ処理装置と、 （６）複数の記憶場所を有し、前記各記憶場所が語を記
   憶し、各語が少《とも２つのバイトを含み、各バイトが
   複数のビットを含む記憶装置４０４と、 （Ｃ） 前記データ処理装置と前記記憶装置との間に
   結合されてアドレス指定された語を転送する外部母線と
   をそなえ、 前記データ処理装置が、 （Ｄ）指標付けされないアドレスを記憶する第１レジス
   タ７０（Ｂ１〜Ｂ７）と、 ［Ｅ］指標値を記憶する第２レジスタ７０（ＤＩ〜Ｄ３
   ）と、 （Ｆ）前記第２レジスタから前記指標値を受け取るよう
   に接続される第３レジスタ７０（Ｂ０）と、（Ｇ）前記
   第２レジスタと前記第３レジスタに接続され、前記指標
   値を前記第２レジスタから前記第３レジスタに１度に１
   ビットずつ桁送りする装置を含む転送論理回路８０，９
   ６と、 ０（ｆ）命令語を記憶する第４レジスタ３６と、（ロ）
   複数の制御記憶語を記憶する制御記憶装置１０と、（ハ
   ）前記第４レジスタ中の前記命令語に応じて前記制御語
   の１つをアドレス指定する装置５２とを有する制御論理
   回路と、 （Ｉ）前記命令語および前記制御語のうちアドレス指定
   された１つに応じて、前記転送論理回路にヨリ前記第２
   レジスタから前記第３レジスタに前記指標値を転送する
   可能化装置と、 （Ｊ）前記記憶装置中の記憶場所のアドレスを与える第
   ５レジスタ２０と、 （Ｋ）前記第４レジスタの内容に包含され、語、バイト
   あるいはビットアドレス指定が命令されているかどうか
   を表示する装置と、 υ 前記第４レジスタからのバイト命令に応じて前記第
   ２レジスタから前記第３レジスタへの前記指標値の１ビ
   ットの桁送りを可能化させる装置と、 （６）第１バイトと第２バイトを有する語を包含するデ
   ータレジスタ７０ （Ｄ１〜Ｄ７）と、軸 前記制御言
   泄語のうち前記アドレス指定された１つに包含され、前
   記第１バイ１および第２バイトの双方が前記記憶装置に
   書き込まれるべきか否か、または前記第１バイトのみが
   前記記憶装置に書き込まれるべきか否かを表示する表示
   装置と、 （０） 前記表示装置の第１状態に応じて前記第１バ
   イトと前記第２バイトが前記記憶装置に書き込まれるよ
   うに可能化させる装置と、 い）前記表示装置の第２状態に応じて前記第１バイトの
   みが前記記憶装置に書き込まれるように可能化させる装
   置と、 ゆ 前記第３レジスタと前記第５レジスタの内容に応じ
   て、前記記憶装置４０４内の語の語又はバイトアドレス
   をアドレス指定する装置（第８図、第９図）とをそなえ
   ることを特徴とするデータ処理システム。 ２ ■ データ処理装置と、 （Ｂ） 複数の記憶場所を有し、前記各記憶場所が語
   を記憶し、各語が少くとも２つのバイトを含み各バイト
   が複数のビットを含む記憶装置４０４と、 （Ｃ）前記データ処理装置と前記記憶装置との間に結合
   されてアドレス指定された語を転送する外部母線とをそ
   なえ、 前記データ処理装置が、 ０ 指標付けされないアドレスを記憶する第１レジスタ
   ７０（Ｂ１〜Ｂ７）と、 ■ 指標値を記憶する第２レジスタ７０（ＤＩ〜Ｄ３）
   と、 ■ 前記第２レジスタから前記指標値を受け取るように
   接続される第３レジスタ７０（ＢＯ）と、（Ｇ） 前記
   第２レジスタと前記第３レジスタに接続され、前記指標
   値を前記第２レジスタから前記第３レジスタに１度に１
   ビットずつ桁送りする装置を含む転送論理回路８０．９
   ６と、 ０（ｆ）命令語を記憶する第４レジスタ３６と、（ロ）
   複数の制御記憶語を記憶する制御記憶装置１０と、（ハ
   ）前記第４レジスタ中の前記命令語に応じて前記制御語
   の１つをアドレス指定する装置５２とを有する制御論理
   回路と、 （Ｉ） 前記命令語および前記制御語のうちアトルス
   指定された１つに応じて、前記転送論理回路により前記
   第２レジスタから前記第３レジスタに前記指標値を転送
   する可能化装置と、 ０）前記記憶装置中の記憶場所のアドレスを与える第５
   レジスタ２０と、 ■ マスクレジスタと、 （ト）復号装置と、 （Ｍ）前記復号装置から復号された値を受け取るように
   結合されたゲート装置と、 （ヘ）前記第４レジスタの内容に包含され、語、バイト
   あるいはビットアドレス指定が命令されているか否かを
   表示する装置と、 （０）前記第４レジスタからのビット命令に応じて４つ
   の連続したビットを前記第２レジスタから前記第３レジ
   スタに桁送りするように動作させる装置と、 （ロ）前記制御記憶語のうちアドレス指定された１つに
   応じて、前記第３レジスタ中の前記４つのビットの復号
   を行わせ、第１状態がある１つのビット位置にあり第２
   状態が他の複数のビット位置にあるような語長の前記復
   号値を発生させる装置と、 （Ｑ）前記ゲート装置を包含し、前記制御記憶語のうち
   アドレス指定された１つに応じて、前記復号された値を
   前記マスクレジスタに転送する装置と、 （Ｒ）前記第５レジスタによりアドレス指定された前記
   記憶装置中の語のうち前記マスクレジスタ中の前記復号
   された値の前記第１状態に相当する位置にあるビットの
   みを操作する装置をそなえるデータ処理システム。 ３（Ａ）語を記憶する複数の記憶場所を有し、前記語が
   少なくとも２つのバイトを含み、前記バイトが複数のビ
   ットを有するような記憶装置と、（Ｂ）前記記憶装置中
   の前記記憶場所の指標付けされていないアドレスを記憶
   する基準レジスタ７０（Ｂ１〜Ｂ７）と、 （ｃ）指標値を記憶するものであって、前記指標値が語
   指標部、バイト指標部およびビット指標部を有し、前記
   バイト指標部は前記ビット指標部に包含されるような指
   標レジスタ７０（Ｄ１〜Ｄ７）と、 （Ｄ）命令語を有する命令レジスタであって、前記命令
   語が、前記記憶装置中の記憶場所な全語かバイトかある
   いはビットアドレス指定するべきカ否かを表示するオペ
   レーションコードな表示する第１フィールドを含み、前
   記命令語がさらに前記指標値が指標付けされていないア
   ドレスを修飾するのに使用されるべきか否かを表示する
   第２フィールドを有するような命令レジスタ３６と、 ０ （イ）複数の制御ＮＵ語を有し、前記制御言護語の
   それぞれが複数のフィールドを有し、前記フィールドの
   それぞれが前記システムが行う動作の態様を表示するよ
   うな制御記憶装置と、（→ 前記命令語に応じて、前記
   制御記憶語の１つをアドレス指定する装置と、 （ハ）前記アドレス指定された制御記憶語に応じて前記
   バイトおよびビットアドレス指定を行わせる装置とをそ
   なえ、 前記命令レジスタ中に含まれる前記命令語中の前記第１
   および第２フィールドに応じて、指標付けがされていな
   いアドレスに前記後指標部分の値を加えたものに基いて
   前記記憶装置中の１つの前記記憶場所をアドレス指定し
   、前記記憶場所が後に前記アドレス指定された語の記憶
   ，場所として参照されるような論理装置と、Ｆ）前記指
   標レジスタ中の前記バイト指標部に応じて、前記命令語
   中の前記第１フィールドがバイトアドレス指定がなされ
   るべきことを表示したときに、前記アドレス指定された
   語記憶場所．中の前記バイトの１つをアドレス指定する
   装置と、 Ｇ）前記指標レジスタ中の前記ビット指標部に応じて、
   前記命令語中の前記第１フィールドがビットアドレス指
   標がなされるべきことを表示したときに、前記アドレス
   指定された語記憶場所中の前記ビットの１つをアドレス
   指定する装置とをそなえるデータ処理システム。