JPS62169205A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS62169205A JPS62169205A JP61010026A JP1002686A JPS62169205A JP S62169205 A JPS62169205 A JP S62169205A JP 61010026 A JP61010026 A JP 61010026A JP 1002686 A JP1002686 A JP 1002686A JP S62169205 A JPS62169205 A JP S62169205A
- Authority
- JP
- Japan
- Prior art keywords
- information
- bit
- word
- bits
- bit information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はビット情報およびワード情報を扱うプログラマ
ブルコントローラ（以下ＰＣ８）に係り、ｔｖＦに小規
模ＰＣ８においてプログラミングの簡易化に好適な記憶
手段を備えたＰＯ２に関する。
ブルコントローラ（以下ＰＣ８）に係り、ｔｖＦに小規
模ＰＣ８においてプログラミングの簡易化に好適な記憶
手段を備えたＰＯ２に関する。
従来のＰＯ２においてビット情報とワード清報の両者を
扱う場合は、全く別個に扱うかあるいはビット情報の集
合としてワード情報を扱っていた。この大規模ＰＣ８で
の方式を小規模ＰＣ８にも適用しているためプログラミ
ングの容易さ、回路の簡単化の点については配ｒｉｌす
れていなかった。
扱う場合は、全く別個に扱うかあるいはビット情報の集
合としてワード情報を扱っていた。この大規模ＰＣ８で
の方式を小規模ＰＣ８にも適用しているためプログラミ
ングの容易さ、回路の簡単化の点については配ｒｉｌす
れていなかった。
具体的に説明すると以下の通りである。ＰＯ２が扱うデ
ータにはスイッチの０Ｎ１０）’Ｆ大入力モータを回転
／停止さす出力等の様なビット情報と、温度値の入力や
弁の開角度制御出力やカウント１１の比較等のワード情
報がある。小規模ＰＣ８では従来ビット情報のみを扱う
製品が多かったが処理範囲を広げるためにワード情報を
扱う事が不可欠となってきている。
ータにはスイッチの０Ｎ１０）’Ｆ大入力モータを回転
／停止さす出力等の様なビット情報と、温度値の入力や
弁の開角度制御出力やカウント１１の比較等のワード情
報がある。小規模ＰＣ８では従来ビット情報のみを扱う
製品が多かったが処理範囲を広げるためにワード情報を
扱う事が不可欠となってきている。
ＰＯ２において、ビット情報とワード情報の扱い万が問
題になるのはデータのメモリー割り当てと外部入出力と
のデータのやりとりがあり、メモリー割当てはユーザの
プログラミング方法と直接関係がある。従来プログラミ
ングにおいてはビット情報を出力するエリアとワード情
報を出力するエリアを別個に設定するか、ビット情報を
所定数まとめてワード情報とする方式がとられている。
題になるのはデータのメモリー割り当てと外部入出力と
のデータのやりとりがあり、メモリー割当てはユーザの
プログラミング方法と直接関係がある。従来プログラミ
ングにおいてはビット情報を出力するエリアとワード情
報を出力するエリアを別個に設定するか、ビット情報を
所定数まとめてワード情報とする方式がとられている。
ビット情報の集合をワード情報とする場合はワード出力
を行うとビット出力は所定数域る事になる。また外部入
出力に対しては必要なビット情報に対して他のビット情
報と合せてワード情報として入出力し必要なビットのみ
を使用するかあるいは、ワード情報を′１ビットずつビ
ット情報として順次人出力してい（方式がとられている
。
を行うとビット出力は所定数域る事になる。また外部入
出力に対しては必要なビット情報に対して他のビット情
報と合せてワード情報として入出力し必要なビットのみ
を使用するかあるいは、ワード情報を′１ビットずつビ
ット情報として順次人出力してい（方式がとられている
。
まず最初にデータのメモリー割り当てについて説明する
。ビット情報をメモリーに刷り当てる方法は第５図およ
び第８図に示す通り２通りある。第８図に示す方法は８
１〜Ｂ５〜のビット情報に対し１ビツトに対して１アド
レスの７ビツト目が割当てられている。したがってたと
えば８１〜Ｂ５までの５個のビット情報に対してはＡＡ
ＡＯからＡＡＡ４までの５個のアドレスのメモリーが必
要となる。この場合０ビツトから６ビツトまでは使用し
ない。一方第５図に示す方法はＢ１から３８までのビッ
ト情報に対してＡＡＡＯの１アドレスのメモリーを割り
当て、次のＢ９からＢ１５まではＡＡＡｌと順次割り当
ててい（。この場合８１固のビット情報に対して１アド
レスのメモリーのみでよ（使用しないメモリーはない。
。ビット情報をメモリーに刷り当てる方法は第５図およ
び第８図に示す通り２通りある。第８図に示す方法は８
１〜Ｂ５〜のビット情報に対し１ビツトに対して１アド
レスの７ビツト目が割当てられている。したがってたと
えば８１〜Ｂ５までの５個のビット情報に対してはＡＡ
ＡＯからＡＡＡ４までの５個のアドレスのメモリーが必
要となる。この場合０ビツトから６ビツトまでは使用し
ない。一方第５図に示す方法はＢ１から３８までのビッ
ト情報に対してＡＡＡＯの１アドレスのメモリーを割り
当て、次のＢ９からＢ１５まではＡＡＡｌと順次割り当
ててい（。この場合８１固のビット情報に対して１アド
レスのメモリーのみでよ（使用しないメモリーはない。
第８図と第５図の方式を比較すると第５図の方はメモリ
ー効率が良く第８図に比べ１／８のメモリーで記憶が出
来る。しかしこのビット情報を処理する場合は第５図は
８ビツトの１アドレスの中から必要なビットを取り出す
必要があり第８図の方が容易で処理速度も早くなる。次
にワード情報をメモリーに割り当てる方法も第６図およ
び第９図に示すように２通りある。第９図に示す方法は
メモリーの７ビツト目のみを使用するもので１ワードに
対しては例えばＡＡＡＯからＡＡＡ７までの８個のアド
レスが必要となる。この方式では第８図と同様０から６
ビツトまでは使用しない。第６図に示す方式は１ワード
に対して１アドレスを割当てるものでメモリーの不使用
範囲はない。
ー効率が良く第８図に比べ１／８のメモリーで記憶が出
来る。しかしこのビット情報を処理する場合は第５図は
８ビツトの１アドレスの中から必要なビットを取り出す
必要があり第８図の方が容易で処理速度も早くなる。次
にワード情報をメモリーに割り当てる方法も第６図およ
び第９図に示すように２通りある。第９図に示す方法は
メモリーの７ビツト目のみを使用するもので１ワードに
対しては例えばＡＡＡＯからＡＡＡ７までの８個のアド
レスが必要となる。この方式では第８図と同様０から６
ビツトまでは使用しない。第６図に示す方式は１ワード
に対して１アドレスを割当てるものでメモリーの不使用
範囲はない。
一般的には第６図の方式が良いが第９図は第８図と同一
ハード構成で扱えるメリットがある。
ハード構成で扱えるメリットがある。
従来大中規模ＰＣ８では第５図、第６図の方式がとられ
ている。これは主にメモリー効率からである。この場合
通常は一部のメモリーはワード情報にまた他の一部はビ
ット情報に固定されているがフレキシビリティを増すた
めある範囲はビット情報にもワード情報にも使用できる
様になっている。したがってユーザがプログラムする場
合１７−ド使用すると８個のビット情報が使用できな（
なり取扱いが容易ではない。
ている。これは主にメモリー効率からである。この場合
通常は一部のメモリーはワード情報にまた他の一部はビ
ット情報に固定されているがフレキシビリティを増すた
めある範囲はビット情報にもワード情報にも使用できる
様になっている。したがってユーザがプログラムする場
合１７−ド使用すると８個のビット情報が使用できな（
なり取扱いが容易ではない。
一方小規模ＰＣ３では第８図、第９図の方式がとられて
おりハードは従来のものが使用できるがメモリ効率が悪
く第５図、第６図の方式と同様にユーザの取扱いは容易
でない。
おりハードは従来のものが使用できるがメモリ効率が悪
く第５図、第６図の方式と同様にユーザの取扱いは容易
でない。
次に外部人出力とのデータのやりとりについて説明する
。従来のデータのやりとりには第７図の方式と第１０図
の方式がある。第１０図ではデータ線は１本のためビッ
ト情報は１アドレスで入出力できるがワード情報はアド
レスを１喰次変えていき時間的にシリアルの情報として
人出力する。この方式はデータ線が１本のため回路は簡
略になる。第７図の方式はデータ数が８本あるためワー
ド情報はそのまま１アドレスで扱えるがビット情報は１
アドレスのデータに８個のビット情報があるためその中
から１ビツトを取り出す必要があり回路が複雑となるが
アドレス空間は効率良（使用できる。
。従来のデータのやりとりには第７図の方式と第１０図
の方式がある。第１０図ではデータ線は１本のためビッ
ト情報は１アドレスで入出力できるがワード情報はアド
レスを１喰次変えていき時間的にシリアルの情報として
人出力する。この方式はデータ線が１本のため回路は簡
略になる。第７図の方式はデータ数が８本あるためワー
ド情報はそのまま１アドレスで扱えるがビット情報は１
アドレスのデータに８個のビット情報があるためその中
から１ビツトを取り出す必要があり回路が複雑となるが
アドレス空間は効率良（使用できる。
次にプログラムにおける内部出力の使用方法について説
明する。内部出力とはシーケンス処理において結果を外
部に出力せず一時的に内部に記憶し他のシーケンス処理
で使用するものである。第１１図は従来方式の内部出力
割り当表である。プログラム時において同じ行のビット
出力とワード出力は同時て使用できないため重複に注意
する必要があり、プログラム作成に時間がかかる。
明する。内部出力とはシーケンス処理において結果を外
部に出力せず一時的に内部に記憶し他のシーケンス処理
で使用するものである。第１１図は従来方式の内部出力
割り当表である。プログラム時において同じ行のビット
出力とワード出力は同時て使用できないため重複に注意
する必要があり、プログラム作成に時間がかかる。
例えばＺＷ２を使用した場合Ｚ２０からＺ２７までの８
個のビット出力は使用できず、この使えないビット数を
計算しながらプログラムを組むので、プログラム作成に
多大な手間と注意力を要する。またワード内部出力数も
少い。
個のビット出力は使用できず、この使えないビット数を
計算しながらプログラムを組むので、プログラム作成に
多大な手間と注意力を要する。またワード内部出力数も
少い。
なお、この種の装置として関連するものには例えば特開
昭５６−５７１１１号、特開昭５７−２５１１０号等が
挙げられる。
昭５６−５７１１１号、特開昭５７−２５１１０号等が
挙げられる。
本発明の目的はプログラミングが容易で回路構成が簡単
なビット情報とワード情報の両者を扱えるＰＯ２を提供
することにある。
なビット情報とワード情報の両者を扱えるＰＯ２を提供
することにある。
本発明は記憶手段を備えてビット情報およびワード情報
を扱うよう構成されたプログラマブルコントローラにお
いて、前記記憶手段は前記ビット情報およびワード情報
を記憶するメモリエリアを備え、該メモリエリアはワー
ドのビット数に対応した一定の長さのブロックに区切ら
れて該ブロック毎にアドレスが付されて成ることを特徴
とするものである。
を扱うよう構成されたプログラマブルコントローラにお
いて、前記記憶手段は前記ビット情報およびワード情報
を記憶するメモリエリアを備え、該メモリエリアはワー
ドのビット数に対応した一定の長さのブロックに区切ら
れて該ブロック毎にアドレスが付されて成ることを特徴
とするものである。
以下本発明の実施例を第１図〜第４図により説明する。
本発明の実施例はメモリエリアの使用方法において第８
図のものと第６図のものを組み合せたものでメモリエリ
アとしては全てのアドレスに対してワードビット（本実
施例では８ビツト）数だけをあらかじめ罹保しておく。
図のものと第６図のものを組み合せたものでメモリエリ
アとしては全てのアドレスに対してワードビット（本実
施例では８ビツト）数だけをあらかじめ罹保しておく。
そのためプログラムアドレスを区別する必要がなく、ま
たワード処理を行っても残りの使用可能アドレスが減じ
ることがない。ワード扱いの場合は第２図に示すよ５に
全ビットを処理対象とし、ビット扱いの場合は第１図に
示すように特定の１ビツト（通常は最下位又は最上位ビ
ット）を処理する事になる。
たワード処理を行っても残りの使用可能アドレスが減じ
ることがない。ワード扱いの場合は第２図に示すよ５に
全ビットを処理対象とし、ビット扱いの場合は第１図に
示すように特定の１ビツト（通常は最下位又は最上位ビ
ット）を処理する事になる。
本実施例における外部入出力とのデータのやりとりを第
３図に示す。この方式はデータ数は８本ありワード情報
に対しては１アドレスでワード情報が取扱える。またビ
ット情報に対しても７ビツト目だけを使用するので第１
０図同様１アドレスで１ビツト情報が対応する事になる
。
３図に示す。この方式はデータ数は８本ありワード情報
に対しては１アドレスでワード情報が取扱える。またビ
ット情報に対しても７ビツト目だけを使用するので第１
０図同様１アドレスで１ビツト情報が対応する事になる
。
本実施例でのプログラムにおける内部出力の使用方法に
ついて説明する。第１１図は本発明の内部出力割当表で
同一番号を同時に使用しないだけで他に制限事項はなく
ワード出力数も多い。そのためビットの重復に気を使う
ことなくプログラム作成を行うことができ、プログラム
作成時間が大幅に短Ｗ１すれるとともに、極めて使い勝
手に優れたグａグラマプルコントａ−ラ馨得ることがで
きる。
ついて説明する。第１１図は本発明の内部出力割当表で
同一番号を同時に使用しないだけで他に制限事項はなく
ワード出力数も多い。そのためビットの重復に気を使う
ことなくプログラム作成を行うことができ、プログラム
作成時間が大幅に短Ｗ１すれるとともに、極めて使い勝
手に優れたグａグラマプルコントａ−ラ馨得ることがで
きる。
本発明によればＰＯ２における、ユーザのプログラミン
グ、外部入出力へのり−ド／ライトあるいは演算等のデ
ータ処理に８いて、ビット情報とワード情報を区別せず
同一に扱うことができるので、峙に小規模ＰＣＢで要求
されるプログラミングの容易さが実現できまた外部人出
力に対しても回路構成が簡単になるので原価が安く信頼
性の高いプログラマブルコントローラを得ることができ
る。
グ、外部入出力へのり−ド／ライトあるいは演算等のデ
ータ処理に８いて、ビット情報とワード情報を区別せず
同一に扱うことができるので、峙に小規模ＰＣＢで要求
されるプログラミングの容易さが実現できまた外部人出
力に対しても回路構成が簡単になるので原価が安く信頼
性の高いプログラマブルコントローラを得ることができ
る。
第１図、第２図はそれぞれ本発明の実施例におけるビッ
ト情報およびワード情報がメモリエリアに記憶された状
態を示す図、第３図は本発明の実施例において外部入出
力とのデータのやりとりを示す図、第４図は本発明の実
施例における内部出力の状態を示す図、第５図、第６図
はそれぞれ従来の大中規模ＰＣ８においてビット情報お
よびワード情報がメモリエリアに記憶された状態を示す
図、第７図は従来の大中規模ＰＣ８における外部入出力
とのデータのやりとりを示す図、第８図、第９図はそれ
ぞれ従来の小規模ＰＣ８においてビット情報Ｓよびワー
ド情報がメモリエリアに記憶された状態を示す図。 第１０図は従来の小規模ＰＣ８における外部入出力との
データのやりとりを示す図、第１１部は従来のＰＯ２に
おける内部出力の状態を示す図である。 １：メモリエリア、８１〜Ｂ２７：ビット情報、Ｗ１〜
Ｗ３：ワード情報。 １１＋＼ 代理人弁理士 小 川 勝 男、−″：李゛・坂嘉 第１図 第ｚＩ２１ トメ乞すＬリア ＢＴ〜Ｂ！；：ビｙ）＋ｌ＄
ｗ１〜ｗ３： ワード＋％Ｄ第３図
ト情報およびワード情報がメモリエリアに記憶された状
態を示す図、第３図は本発明の実施例において外部入出
力とのデータのやりとりを示す図、第４図は本発明の実
施例における内部出力の状態を示す図、第５図、第６図
はそれぞれ従来の大中規模ＰＣ８においてビット情報お
よびワード情報がメモリエリアに記憶された状態を示す
図、第７図は従来の大中規模ＰＣ８における外部入出力
とのデータのやりとりを示す図、第８図、第９図はそれ
ぞれ従来の小規模ＰＣ８においてビット情報Ｓよびワー
ド情報がメモリエリアに記憶された状態を示す図。 第１０図は従来の小規模ＰＣ８における外部入出力との
データのやりとりを示す図、第１１部は従来のＰＯ２に
おける内部出力の状態を示す図である。 １：メモリエリア、８１〜Ｂ２７：ビット情報、Ｗ１〜
Ｗ３：ワード情報。 １１＋＼ 代理人弁理士 小 川 勝 男、−″：李゛・坂嘉 第１図 第ｚＩ２１ トメ乞すＬリア ＢＴ〜Ｂ！；：ビｙ）＋ｌ＄
ｗ１〜ｗ３： ワード＋％Ｄ第３図
Claims (1)
- 記憶手段を備えてビット情報およびワード情報を扱うよ
う構成されたプログラマブルコントローラにおいて、前
記記憶手段は前記ビット情報およびワード情報を記憶す
るメモリエリアを備え、該メモリエリアはワードのビッ
ト数に対応した一定の長さのブロックに区切られて該ブ
ロック毎にアドレスが付されて成ることを特徴とするプ
ログラマブルコントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010026A JPS62169205A (ja) | 1986-01-22 | 1986-01-22 | プログラマブルコントロ−ラ |
| EP87100808A EP0230316B1 (en) | 1986-01-22 | 1987-01-21 | Programmable controller |
| DE87100808T DE3785222T2 (de) | 1986-01-22 | 1987-01-21 | Programmsteuerung. |
| US07/006,020 US5121490A (en) | 1986-01-22 | 1987-01-22 | Bit and word memory allocation for a programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61010026A JPS62169205A (ja) | 1986-01-22 | 1986-01-22 | プログラマブルコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169205A true JPS62169205A (ja) | 1987-07-25 |
Family
ID=11738884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61010026A Pending JPS62169205A (ja) | 1986-01-22 | 1986-01-22 | プログラマブルコントロ−ラ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5121490A (ja) |
| EP (1) | EP0230316B1 (ja) |
| JP (1) | JPS62169205A (ja) |
| DE (1) | DE3785222T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586275A (en) * | 1989-05-04 | 1996-12-17 | Texas Instruments Incorporated | Devices and systems with parallel logic unit operable on data memory locations, and methods |
| JP2848060B2 (ja) * | 1991-10-24 | 1999-01-20 | 株式会社日立製作所 | プログラマブルコントローラおよびシーケンス制御方法 |
| JP3369204B2 (ja) * | 1991-10-25 | 2003-01-20 | 株式会社東芝 | プログラマブルコントローラ |
| US9110692B2 (en) * | 2001-03-22 | 2015-08-18 | Frederick Master | Method and apparatus for a compiler and related components for stream-based computations for a general-purpose, multiple-core system |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631405A (en) * | 1969-11-12 | 1971-12-28 | Honeywell Inc | Sharing of microprograms between processors |
| US4028679A (en) * | 1975-10-16 | 1977-06-07 | Bell Telephone Laboratories, Incorporated | Memory patching circuit with increased capability |
| US4079451A (en) * | 1976-04-07 | 1978-03-14 | Honeywell Information Systems Inc. | Word, byte and bit indexed addressing in a data processing system |
| US4099253A (en) * | 1976-09-13 | 1978-07-04 | Dynage, Incorporated | Random access memory with bit or byte addressing capability |
| US4282584A (en) * | 1979-05-30 | 1981-08-04 | Allen-Bradley Company | Mini-programmable controller |
| JPS5657111A (en) * | 1979-10-15 | 1981-05-19 | Toshiba Corp | Sequence controller |
| JPS5723110A (en) * | 1980-07-18 | 1982-02-06 | Hitachi Ltd | Sequence controller |
| US4667305A (en) * | 1982-06-30 | 1987-05-19 | International Business Machines Corporation | Circuits for accessing a variable width data bus with a variable width data field |
| DE3302929A1 (de) * | 1983-01-28 | 1984-08-02 | Siemens AG, 1000 Berlin und 8000 München | Speicherprogrammierbare steuerung |
| US4688191A (en) * | 1983-11-03 | 1987-08-18 | Amca International Corporation | Single bit storage and retrieval with transition intelligence |
| US4663735A (en) * | 1983-12-30 | 1987-05-05 | Texas Instruments Incorporated | Random/serial access mode selection circuit for a video memory system |
| JPS60200287A (ja) * | 1984-03-24 | 1985-10-09 | 株式会社東芝 | 記憶装置 |
| US5034900A (en) * | 1984-10-05 | 1991-07-23 | Hitachi, Ltd. | Method and apparatus for bit operational process |
-
1986
- 1986-01-22 JP JP61010026A patent/JPS62169205A/ja active Pending
-
1987
- 1987-01-21 DE DE87100808T patent/DE3785222T2/de not_active Expired - Fee Related
- 1987-01-21 EP EP87100808A patent/EP0230316B1/en not_active Expired - Lifetime
- 1987-01-22 US US07/006,020 patent/US5121490A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3785222D1 (de) | 1993-05-13 |
| EP0230316A3 (en) | 1989-04-05 |
| US5121490A (en) | 1992-06-09 |
| EP0230316B1 (en) | 1993-04-07 |
| EP0230316A2 (en) | 1987-07-29 |
| DE3785222T2 (de) | 1993-09-30 |
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