JPS581319A - スイツチト．キヤパシタ形電子回路 - Google Patents
スイツチト．キヤパシタ形電子回路Info
- Publication number
- JPS581319A JPS581319A JP9821881A JP9821881A JPS581319A JP S581319 A JPS581319 A JP S581319A JP 9821881 A JP9821881 A JP 9821881A JP 9821881 A JP9821881 A JP 9821881A JP S581319 A JPS581319 A JP S581319A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- switch
- capacitor
- frequency divider
- type electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はスイッチ、コンデンサ、演算増幅器などから構
成されてなるスイッチト・キャパシタ形電子回路に関す
るものである。
成されてなるスイッチト・キャパシタ形電子回路に関す
るものである。
まず一般的なスイッチト・キャパシタが等価抵抗とみな
せる原理を説明する。
せる原理を説明する。
基本構成を第１図に示す。第１図において３は周期Ｔｃ
で切り換るスイッチ、４は容量値Ｃのコンデンサ、ｌは
電圧ηの入力端子、２は電圧Ｖ、の出力端子である。
で切り換るスイッチ、４は容量値Ｃのコンデンサ、ｌは
電圧ηの入力端子、２は電圧Ｖ、の出力端子である。
時刻ｔ；ＯＶｃおいて、入力端子１からコンデンサ４の
電荷がα、となるように充電され、次に時刻ｔ−Ｔｃ、
／２においてコンデンサ４の電荷がＧとなるように放電
する。
電荷がα、となるように充電され、次に時刻ｔ−Ｔｃ、
／２においてコンデンサ４の電荷がＧとなるように放電
する。
したがってスイッチが往復するクロック周期Ｔｃの関に
入力端子１から出力端子２の方に与、えられた電荷量は
ΔＱ ｘ ｃ（ｖ、 −Ｖ、 ）となる。
入力端子１から出力端子２の方に与、えられた電荷量は
ΔＱ ｘ ｃ（ｖ、 −Ｖ、 ）となる。
したがって周期Ｔｃの間に流れた平均電流Ｉは、
１−Ｑ／Ｔｃ−０（ｖ、 ｖ＊ ）４゜＝ Ｃ（ｕ 描
）ｆｃここでスイッチング周波数” ’／Ｔｃ トす
る。
）ｆｃここでスイッチング周波数” ’／Ｔｃ トす
る。
ゆえに等価的な抵抗は
となり、コンデンサの容量値とスイッチング周波数に逆
比例する。
比例する。
この原理に基づいた従来技術のスイッチト・キャパシタ
形増幅器を第２図に示す。第２図において５，６，８．
９はＭ）８ ＦＢＴにより構成したスイッチ、１０は入
力用；ンデンサ、１２は帰還用コンデンサ、１１は演算
増幅器、１３はクロックインバータでスイッチ５，８が
オン時スイッチ６．９をオフ、またはその逆の作用をす
る。 １４は周波数ｆｃのクロック発生器、７は電荷吸
取用コンデンサである。
形増幅器を第２図に示す。第２図において５，６，８．
９はＭ）８ ＦＢＴにより構成したスイッチ、１０は入
力用；ンデンサ、１２は帰還用コンデンサ、１１は演算
増幅器、１３はクロックインバータでスイッチ５，８が
オン時スイッチ６．９をオフ、またはその逆の作用をす
る。 １４は周波数ｆｃのクロック発生器、７は電荷吸
取用コンデンサである。
この増幅器の動作を以下説明する。スイッチ５がオン、
スイッチ６がオフの状態で入力電圧η、からコンデンサ
１０へ電荷が充電される。その電荷はスイッチ５がオフ
、スイッチ６がオｙの状態で、演算増幅器１１の作用に
よりその増幅器の入力端子は仮想アースとみなせるので
、全てコンデンｔ７へ移る。またスイッチ８がオフ。
スイッチ６がオフの状態で入力電圧η、からコンデンサ
１０へ電荷が充電される。その電荷はスイッチ５がオフ
、スイッチ６がオｙの状態で、演算増幅器１１の作用に
よりその増幅器の入力端子は仮想アースとみなせるので
、全てコンデンｔ７へ移る。またスイッチ８がオフ。
スイッチ９がオンの状態で出力電圧ηからコンデンサ１
２へ電荷が充電され、その電荷はスイッチ８がオン、ス
イッチ９がオ、フで全【コンデンサ７へ移動する。した
が９てこの動作を繰返すと前述のスイッチとコンデンサ
により等価的な抵抗となる。
２へ電荷が充電され、その電荷はスイッチ８がオン、ス
イッチ９がオ、フで全【コンデンサ７へ移動する。した
が９てこの動作を繰返すと前述のスイッチとコンデンサ
により等価的な抵抗となる。
つまりスイッチ５．６．コンデンサ１０からとなる等価
抵抗Ｒｓ、スイッチ８，９．コンデンサ１２から となる等優砥抗Ｒｆとみなせる。その結果この増幅器は
等価的に入力抵抗Ｒｓ 、帰還抵抗Ｉ’Ｌｆの演算増幅
器とみなせ、その伝達特性はおおむねここで８は周波数
を表わす演算子 で表わされ、と（に扱５周波数を １／２πＣ，Ｒｆな
る周波数より十分低く選ぶと となり、２つのコンデンサの比により決定される。この
ことは集積化半導体装置で本増幅器を構成する場合法の
点で有利となる。ＭＯ８ＦＩＴ Ｋより容易にスイッチ
が構成できることと、製造工程がフォトマスクを用いた
一括処理のため容量の比Ｃｓ／Ｃｆの精度はよい。した
がって増幅器の伝達特性も精度よく製造でき性能がよい
、とくに′ＭＤＳ形集積化半導体装置では抵抗素子が占
める面積は割合大きいので、このスイッチとコンデンサ
からなる等価抵抗を用いると、集積面積を少なくでき、
経済的でもある。
抵抗Ｒｓ、スイッチ８，９．コンデンサ１２から となる等優砥抗Ｒｆとみなせる。その結果この増幅器は
等価的に入力抵抗Ｒｓ 、帰還抵抗Ｉ’Ｌｆの演算増幅
器とみなせ、その伝達特性はおおむねここで８は周波数
を表わす演算子 で表わされ、と（に扱５周波数を １／２πＣ，Ｒｆな
る周波数より十分低く選ぶと となり、２つのコンデンサの比により決定される。この
ことは集積化半導体装置で本増幅器を構成する場合法の
点で有利となる。ＭＯ８ＦＩＴ Ｋより容易にスイッチ
が構成できることと、製造工程がフォトマスクを用いた
一括処理のため容量の比Ｃｓ／Ｃｆの精度はよい。した
がって増幅器の伝達特性も精度よく製造でき性能がよい
、とくに′ＭＤＳ形集積化半導体装置では抵抗素子が占
める面積は割合大きいので、このスイッチとコンデンサ
からなる等価抵抗を用いると、集積面積を少なくでき、
経済的でもある。
しかし此の精度がよいのはＣｓ／Ｃｆが１に近い場合に
限られている。そのため例えばＣｓ／Ｃｆ−１αとする
ｋは、Ｃｆと同じ形状のコンデンサを１０個設けて、そ
れらを並列接続しＣｍとして用いて精度を向上させよう
としている。しかしその結果として集積面積が増大し、
不経済となるばかりか精度も１：ＩＫ比べて悪化するき
らいかあム本発明の目的は、上記した従来技術の欠点を
なくシ、経済的に、かつ精度がよい高性能な増幅器を提
供するＫある。
限られている。そのため例えばＣｓ／Ｃｆ−１αとする
ｋは、Ｃｆと同じ形状のコンデンサを１０個設けて、そ
れらを並列接続しＣｍとして用いて精度を向上させよう
としている。しかしその結果として集積面積が増大し、
不経済となるばかりか精度も１：ＩＫ比べて悪化するき
らいかあム本発明の目的は、上記した従来技術の欠点を
なくシ、経済的に、かつ精度がよい高性能な増幅器を提
供するＫある。
本発明は前記スイッチとコンデンサからなる等価抵坑に
おいて、コンデンサの容量比から、所望の抵抗値を得る
のではなく、論理的に定まるクロック周波数から、抵抗
値を得るところに特徴がある。
おいて、コンデンサの容量比から、所望の抵抗値を得る
のではなく、論理的に定まるクロック周波数から、抵抗
値を得るところに特徴がある。
以下本発明の実施例を第３図を用いて詳細に説明する。
菖２図と同一部品には同一番号を付しである。１５はり
四ツク分周器な示し、該分局器はクロック発生器１４か
らのパルスをＮｌｌ針Ｍする毎Ｋ１回パルスを生じる。
四ツク分周器な示し、該分局器はクロック発生器１４か
らのパルスをＮｌｌ針Ｍする毎Ｋ１回パルスを生じる。
つまり周波数ｆｃのクロックパルスを入力として周波数
ｆｃハのクロックパルスを出力とする。またスイッチ８
と９は分周ｗ！１５からの出力によりて制御されるスイ
ッチであり、スイッチ５と６はり四ツク発生器１４の出
力によって制御される。それゆえ、スイッチ５，６．コ
ンデｙｔｌｏからなる等価抵抗９、コンデンサ１２から
なる等価抵抗Ｒｆは器の伝達特性は前述と同じ条件では デンナの容量比と分周器の分局比を選ぶことにより、必
要な伝達特性を容易に得ることができる。ここで容量比
０ｓ１０ｆは製造上のバラツキが少なく精度が最もよい
１：ＩＫ選択すると、伝達特性は分周比のみで決定する
。つまり分局比は、論理的に決まるもので誤差が全くな
いので、精度は極めてよい特性を得る。また論理木子か
らなるクロック分周器を集積化半導体装置で構成すると
僅かな占有面積で実現できるため問題とならない。
ｆｃハのクロックパルスを出力とする。またスイッチ８
と９は分周ｗ！１５からの出力によりて制御されるスイ
ッチであり、スイッチ５と６はり四ツク発生器１４の出
力によって制御される。それゆえ、スイッチ５，６．コ
ンデｙｔｌｏからなる等価抵抗９、コンデンサ１２から
なる等価抵抗Ｒｆは器の伝達特性は前述と同じ条件では デンナの容量比と分周器の分局比を選ぶことにより、必
要な伝達特性を容易に得ることができる。ここで容量比
０ｓ１０ｆは製造上のバラツキが少なく精度が最もよい
１：ＩＫ選択すると、伝達特性は分周比のみで決定する
。つまり分局比は、論理的に決まるもので誤差が全くな
いので、精度は極めてよい特性を得る。また論理木子か
らなるクロック分周器を集積化半導体装置で構成すると
僅かな占有面積で実現できるため問題とならない。
第４図は本発明の他の実施例な示す回路図である。ｌｌ
Ｘ３図と同一部品には同一符号を付しである。１８は分
周比Ｍの新らたな分周器５，６は分周器１８の出力によ
って制御されるＭ）８ Ｆｌｉｐｌミルスイッチ。
Ｘ３図と同一部品には同一符号を付しである。１８は分
周比Ｍの新らたな分周器５，６は分周器１８の出力によ
って制御されるＭ）８ Ｆｌｉｐｌミルスイッチ。
第４図の回路構成において、コンデンサｌＯと１２の容
量比を精度が最もよくできる１：１とすると、この、増
幅器の伝達特性は η Ｎ ／Ｖ、−／Ｍ となることは明白である。これにより伝
達特性を精度よ（実現すると伴に、２つの分局器の分周
比により決まるので設計上の自由度が増える利点もある
。
量比を精度が最もよくできる１：１とすると、この、増
幅器の伝達特性は η Ｎ ／Ｖ、−／Ｍ となることは明白である。これにより伝
達特性を精度よ（実現すると伴に、２つの分局器の分周
比により決まるので設計上の自由度が増える利点もある
。
第５′図は本発明を加算器に適用した実施例を示す回路
図である。第３図、第４図と同一部品には同一符号を付
しである。２１は入力用コンデンサ１８．２２はそれぞ
れ分周比Ｍ ｓ Ｍｌの分局器、５．６と１９．２０は
それぞれ分局器１８．２１の出力により制御されるスイ
ッチである。この加算器の出力鴇は前述の動作と同様に
考えて、 Ｔ、−Ｍ、Ｖ、十緘が であることは明白である。ただし３つのコンデンサの比
は精度が最もよ（なる Ｃｓ ： Ｃｓ＋： Ｃｆｗｌ ： １ ： １と選ん
である。
図である。第３図、第４図と同一部品には同一符号を付
しである。２１は入力用コンデンサ１８．２２はそれぞ
れ分周比Ｍ ｓ Ｍｌの分局器、５．６と１９．２０は
それぞれ分局器１８．２１の出力により制御されるスイ
ッチである。この加算器の出力鴇は前述の動作と同様に
考えて、 Ｔ、−Ｍ、Ｖ、十緘が であることは明白である。ただし３つのコンデンサの比
は精度が最もよ（なる Ｃｓ ： Ｃｓ＋： Ｃｆｗｌ ： １ ： １と選ん
である。
このことは、入力ｖ１とＶ、を重みＭと縞をつけて加え
る加算器を構成している。その重みＭと縞は論理的に定
まるので極め１精度がよいものである。
る加算器を構成している。その重みＭと縞は論理的に定
まるので極め１精度がよいものである。
以上の説明では、コンデンサは全て等しく比は１である
としているが、例えば第３図の実施例において伝達特性
Ｖ＊ ／Ｖ、−１００とするＫは、分周比Ｎ寓１０．容
量比Ｃｓ／Ｃｆ寓１０のように、容量比の精度が悪化し
ない範囲で組み合わせ使用することも可能であることは
明白である。またクロック分周器として電圧値などの制
御信号により分周比を変化する分周比可変形を用いて前
記増幅器を構成すると、その分周比を制御して容易に伝
達特性を制御できる。この増幅器を用いて自動利得制御
回路なども構成容易に構成できる。
としているが、例えば第３図の実施例において伝達特性
Ｖ＊ ／Ｖ、−１００とするＫは、分周比Ｎ寓１０．容
量比Ｃｓ／Ｃｆ寓１０のように、容量比の精度が悪化し
ない範囲で組み合わせ使用することも可能であることは
明白である。またクロック分周器として電圧値などの制
御信号により分周比を変化する分周比可変形を用いて前
記増幅器を構成すると、その分周比を制御して容易に伝
達特性を制御できる。この増幅器を用いて自動利得制御
回路なども構成容易に構成できる。
以上述べたように本発明によれば、スイッチト、キャパ
シタ形電子回路において、スイッチが往復する周期を各
々のスイッチ毎にクロック分周器を用いである比率で違
えるととにより、論理的に定まる分周比によりその回路
の伝達特性を定めることができる。したがって従来技術
の欠点であるコンデンサ製造上のバラツキによる伝達特
性のバラツキを少、なくでき、製品の均−性を得るとと
もに歩留向上も期待できるためより経済的となる。
シタ形電子回路において、スイッチが往復する周期を各
々のスイッチ毎にクロック分周器を用いである比率で違
えるととにより、論理的に定まる分周比によりその回路
の伝達特性を定めることができる。したがって従来技術
の欠点であるコンデンサ製造上のバラツキによる伝達特
性のバラツキを少、なくでき、製品の均−性を得るとと
もに歩留向上も期待できるためより経済的となる。
第１図はスイッチ）、−？ヤバシタ回路の原理説明図、
第２図は従来のスイッチト、キャパシタ増幅器を示す回
路図、第３図は本発明の一夾施′例を示すスイッチト、
キャパシタ増幅器の回路図、第４図は本発明の他の実施
例を示す増幅器の回路図、第５図は本発明のさらに他の
実施例を示すスイッチトウキャパシタ加算器の回路図で
ある。 ｌＯ二二人人力コンデン サ２：帰還用コンデンサ ５．６，８，９ ：スイッチ １１：演算増幅器 １４：り四ツク発生器 １５．１８，２２ ：分周器 才 １ 図 才 ３ 図 才 ヰ 図
第２図は従来のスイッチト、キャパシタ増幅器を示す回
路図、第３図は本発明の一夾施′例を示すスイッチト、
キャパシタ増幅器の回路図、第４図は本発明の他の実施
例を示す増幅器の回路図、第５図は本発明のさらに他の
実施例を示すスイッチトウキャパシタ加算器の回路図で
ある。 ｌＯ二二人人力コンデン サ２：帰還用コンデンサ ５．６，８，９ ：スイッチ １１：演算増幅器 １４：り四ツク発生器 １５．１８，２２ ：分周器 才 １ 図 才 ３ 図 才 ヰ 図
Claims (1)
- 【特許請求の範囲】 １、 スイッチとコンデンサからなる等価抵抗を複数個
含むスイッチト・キャパシタ形電子回路において、スイ
ッチの切換えを制御するクロック発生器と、前記りｐツ
ク発生器の出力の周波数を分局する複数の分局器と、前
記分周器の出力にて制御される複数のスイッチを具備す
ることを特徴とするスイッチト・キャパシタ形電子回路
。 ２、 スイッチとコンデンサからなる等価抵抗を複数個
含むスイッチト・キャパシタ形電子回路において、スイ
ッチの切換えを制御するブロック発生器と、前記クロッ
ク発生器の出力の周波数を分周する複数の分局器と、前
記分周器の出力にて制御される複数のスイッチと。 制御信号により分周比を制御する分周器を具備すること
を特徴とするスイッチト・キャパシタ形電子回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9821881A JPS581319A (ja) | 1981-06-26 | 1981-06-26 | スイツチト．キヤパシタ形電子回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9821881A JPS581319A (ja) | 1981-06-26 | 1981-06-26 | スイツチト．キヤパシタ形電子回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581319A true JPS581319A (ja) | 1983-01-06 |
Family
ID=14213826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9821881A Pending JPS581319A (ja) | 1981-06-26 | 1981-06-26 | スイツチト．キヤパシタ形電子回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581319A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3403263A1 (de) * | 1983-03-25 | 1984-09-27 | Hitachi, Ltd., Tokio/Tokyo | Signaluebertragungsschaltung und unter verwendung dieser schaltung hergestelltes magnetbandgeraet |
| JPS61121611A (ja) * | 1984-11-19 | 1986-06-09 | Hitachi Ltd | スイツチト・キヤパシタ・フイルタの駆動方法 |
| JP2003079410A (ja) * | 2001-09-17 | 2003-03-18 | Seiko Instruments Inc | バンド |
-
1981
- 1981-06-26 JP JP9821881A patent/JPS581319A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3403263A1 (de) * | 1983-03-25 | 1984-09-27 | Hitachi, Ltd., Tokio/Tokyo | Signaluebertragungsschaltung und unter verwendung dieser schaltung hergestelltes magnetbandgeraet |
| JPS61121611A (ja) * | 1984-11-19 | 1986-06-09 | Hitachi Ltd | スイツチト・キヤパシタ・フイルタの駆動方法 |
| JP2003079410A (ja) * | 2001-09-17 | 2003-03-18 | Seiko Instruments Inc | バンド |
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