JPS58137065A

JPS58137065A - メモリシステム

Info

Publication number: JPS58137065A
Application number: JP57017449A
Authority: JP
Inventors: Yuji Kakizume; 柿爪　勇二; Tetsuya Kawakami; 河上　哲也; Tadaaki Bando; 忠秋坂東; Takeshi Kato; 猛加藤; Hiroaki Nakanishi; 宏明中西; Yoshihiro Miyazaki; 義弘宮崎
Original assignee: Hitachi Engineering Co Ltd Ibaraki; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Industry and Control Solutions Co Ltd
Priority date: 1982-02-08
Filing date: 1982-02-08
Publication date: 1983-08-15
Also published as: JPS6326903B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、２台のメモリ装置を複数の計に機でアクセス
するメモリシステムに関するものである。

２台のグローバルメモリ（以下、ＧＭという。）に複数
個の計算機を接続して、複数のＨ［算慎間でデータの共
有を行なりメモリシステムにおいて、信頼性を上けるた
めに、共有ＧＭを二重化しようとする場合には、全アド
レス空間で二重化しなければならなかった。

しかし、二重化しなければならない重要なデータは、Ｇ
Ｍの全容量の内の僅かな部分であり、メモリが有効に使
用されないという問題があった。

また、新たに作成したプログラムのデバッグ時には、全
二重化されたままではオンライン動作中のプログラムに
悪影會を及ぼすため、１台のＧＭはオフラインで動作す
るようにしなければならず、そのため信頼性が低下する
という問題がめった。

さらに、２つの計算機で使用する入出力＆１ｔｔｌの制
御情報はＧＭ上に記憶されているため、オンラインで使
用する入出力装置はデバッグで使用できないという問題
があった。

本発明の目的は、ＧＭの全アドレス空間の特定部分のみ
を二重化の指定ができるようにして、メモリを有効に使
用でき、プログラムデバッグ時にも信頼性を低ｆさせる
ことはなく、また、オンラインで使用する入出力装置の
制御情報をアクセス可能にしたメモリシステムを提供す
ることにある。

このような目的を達成するために、本発明では、２台の
メモリ装置内に、同一のアドレスを保持するレジスタ手
段を備え、このアドレスによシ、それぞれのメモリ装置
を２つの領域に分け、一方の領域では、指定された１台
のメモリ装置のみがアクセスを処理し、他方の領域では
、両方のメモリ装置でそのアクセスを処理するようにし
たことに特徴がある。

以下、本発明の実施例を図面によシ詳細に説明する。

第１図は、本発明によるメモリシステムの一例の構成を
示すもので、二重化されたＧＭと、これらをアクセスす
る３台の計算機の例を示している。

第１図において、１および２はＧＭ、３〜５は計算機、
６および７はメモリ、８〜１３は各計算機からのアクセ
ス制御信号、１４はＧＭＩおよび２の間の信号、１５お
よび１６はメモリ６および７のアドレス空間を２分割す
るフェンスレジスタを示す。

ＧＭＩおよび２のメモリ６および７は、フェンスレジス
タ１５および１６によって２分割されており、フェンス
レジスタ１５および１６の内在よシ小さいアドレスでは
二重化エリアＤＬとなっておシ、それより大きいアドレ
スでは単体エリアＳｔ　、Ｓ！　となっている。計算機
（以下、ＣＰＵという。）３〜５からＧＭＩおよび２に
アクセス要求を信号８〜１３によシ伝える。

ＣＰＵ３〜５からのアクセス要求は、Ｍ　２　ＬＱ（ａ
）に示すように、続出しくリード）か書込み（ライト）
かを示すモードＲ／Ｗ、ＧＭ内のメモリ、レジスタのい
ずれをアクセスするかを示すモードＭ／Ｈのアクセスフ
ァンクション、アドレス、ライトデータ（ライト時のみ
有効）の他に、８．で指定されたＧＭへのアクセス要求
か、Ｓ、で指定されたＧＭへのアクセスのいずれである
かを示すアクセスモード８１／Ｓ！からなっている。こ
れらのアクセス要求は、ＧＭｌおよび２に対して同時に
送られる。

このようにして送られたアクセス要求は、ＧＭＩ。

２内の運転モードと比較されて、その結果によシ、ＧＭ
内のメモリまたはレジスタがアクセスされる。

ＧＭの運転モードとは、動作モードと、エリア指定と、
アクセスの処理を主導権を掘って行うかどうかを示すマ
スク（Ｍａｓｔｅｒ）／スレーブ（Ｓ１ａｖｅ）の指定
とに分けられる。

この内、動作モードとは、次の４つの状態を言う。

（１）　　パワーオフ：電源断の状態をいう。

（２）　　ローカル：メモリアクセスができない状態を
いう。但し、レジスタアクセスは可能である。

（３）コピｍ：二重化エリアＤＬのメモリを両ＧＭで同
一の値となるように、マスク系ＧＭよシ自系ＧＭにデータをコピーしている状態をいう。

（４）オンサービス二メモリアクセスを行なえ、自系Ｇ
Ｍにデータをコピーしていない状態をいう。

また、エリア指定とは、フェンスレジスタ１５゜１６の
内容よりも上のアドレスの部分を区別するもので、単体
エリアＳ、、Ｓ、のいずれかをとる。

（ＧＭＩ、２のどちらをＳ、としてもよいが、第１図で
はＧＭＩを８．とした。）これらの運転モードと、ＣＰＵよシアクセス可能々メモ
リエリアとの関係を第３図に示す。

第３図において、○印で示した部分はアクセス可能で、
Ｘ印で示した部分はアクセス不能であることを示してい
る。

いま、両系ＧＭがオンサービスの状態を考える。

但し、ＧＭＩをマスク系ＧＭ、ＧＭ２をスレーブ系ＧＭ
とする。

ここで、ＧＭｌのメモリ６の単体エリアＳ、をアクセス
する場合、ＣＰＵＩよシ、ＧＭＩ、２に対して、アクセ
スモードＳ１で、しかも、フェンスレジスタ１５．１６
の内容よシ大きな値のアドレスでアクセス要求を信号８
．１１として送出する。

このアクセス要求を受付けて、ＧＭｌはエリアＳ８のア
クセス処理を行なう一方、０Ｍ２は自系がエリアＳ１で
ないためアクセス処理を行なわない。

また、二重化エリアＤＬをアクセスする場合、単体エリ
アＳ、に対するアクセスと同様にアクセス要求を出すが
、それと異なるのは、アドレスがフェンスレジスタ１５
．１６の内容よシも小さい値のアドレスであることだけ
である。

したがって、ＣＰＵ３〜５は二重化エリアＤＬと単体エ
リアＳｓ　、８！とを意識しないでアクセスできる。そ
して、このアクセス要求はマスク系のＧＭＩで受付けら
れ、そこで、二重化エリアＤＬのアクセス処理を行なう
と共に、二重化エリアのアクセスであることをスレーブ
系の０Ｍ２に伝える。スレーブ系ＧＭ２は、二重化アク
セスの処理を自分から行なおうとはせず、マスク系ＧＭ
よシ送られた情報によって二重化エリアＤＬのアクセス
処理を行なう。

また、サービスモードになっているＧＭに対する二重化
エリアＤＬのアクセスはライトのみ受付けられる。この
モードでリードを受付けないのは、コピー中のため、リ
ードデータはマスク系ＧＭと同一になっていない可能性
があるためである。

次に、プログラムデバッグ時のＧＭの使用方法について
説明する。なお、ＣＰＵ４がスレーブ系ＧＭ２を使って
プログラムデバッグを行なう場合を考える。

オンライン動作中は、両系のＧＭはオンラインで動作し
ており、フェンスレジスタは実装されているメモリのア
ドレスの最大値にセットされておシ、メモリの全エリア
が二重化されている場合が多い。ただし、この時もエリ
ア指定は行なわれておシ、その指定が有効とならないだ
けである。

ここで、ＣＰＵ４のレジスタアクセスによって、フェン
スレジスタの内容を、デバッグするプログラムで使用す
るメモリエリアよりも小さいアドレスにする。これによ
って、ｓ、１８２のエリア指定が有効となり、オンライ
ンのＧＭＩは、オンラインのＣＰＵ３，５から８１アク
セスモードでアクセスされ、プログラムデバッグ用ＧＭ
２はＳｍアクセスモードでアクセスが行なわｎる。

このように、ＣＰＵ４の反相するエリアと同一アドレス
のオンラインのデータはＳ１アクセスモードでしかアク
セスできなくなるため、デバッグ用ＣＰＵ４からはオン
ライン系ＣＰＵ３，５に悪ｌ簀を与えない。

また、人出力裟直の市１」御１１を報はエリアＳｌ、　
Ｓｔに言まれるので、８ｚアクセスモードでもアクセス
口Ｊｍでめり、入出力装置ゲデバッグ用のＣＰＵ４から
反相できる。

次に、上述した愼能葡央現する装置につき説明する。

第４図は本兄明によるメモリ７ステムの全体慣成の一実
施例を示すもので、ＧＭｌの部分を示している。第４図
において、１７はメモリ制御回路（ＭＣＶ）、１８はア
クセス要求選択回路、１９はレジスタ群とその制御回路
、２０〜２２は各ＣＰＵからの要求受付回路（ＣＰＵＰ
）、２３はコピー制御（！２回路（ＣＰＹＰ）、２４〜
３１は信号を示す。なお、信号２６．２７は第１図の１
ｇ号１４に相当する。

第５図は第４図のレジスタ群とその劃−回路１９の詳細
を示す。図において、１９１はレジスタの１き込み制御
回路、１９２はフェンスレジスタ（ＦＦＮＣＥ　）　（
第１図の１５に相当）、１９３はエリア指定レジスタ（
ＡＲＥＡ）、１９４はモードレジスタ（ＭＯＤ）、１９
５への誉き込みデータ変侠回路、１９６はオアケートで
ある。

第６図は、ＣＰＵ３〜５からの要求受付回路２０〜２２
の詳細を示すもので、要求受付回路２０の例を示す。第
６図において、２０１はコンパレータ（ｃＭＰ）、２０
２はプログラマブル・ロジック・アレイ（ｐｒｏｇｒａ
ｍａｂｌｅ　ｌｏｇｉｃ　Ａｒｒａｙ以下、）’ＬＡと
いう。）、２０３はアンドゲート、２０４は遅ｇ４ｍｓ
　　２０５〜２０７Ｕ３ステ）ノゲートを示す。

第７図は、ＣＰＵ３の概略を示す、３０１は演算処理部
、３０２はアドレスｆ：侠とアクセス要求送出回路、３
０３はＧＭからの応答受付回路、３０４はセレクタ、３
０５はセレクタ３０４０制御回路、３０６は３ステート
ゲートを示す。また、応答受付回路３０３において、３
０７〜３０９はアンドゲート、３００はオアゲートを示
す。

第８図は、コピー制御回路２３の詳細を示す。

２３１はワンショットマルチバイブレータ（０８）、２
３２は７リツプフロツプ（フラグ）、２３３はカウンタ
（ＣＰＹＡＩ）Ｄ幻、２３４はＰＬＡ、　２３５はコン
パレータ（ＣＭＰ）、２３６〜２３９は３ステートゲー
トを示すｅまず、ＣＰＵ３からのアクセス要求の処理について第４
図〜第７図を使って説明する。ＣＰＵａ内の演算処理部
３０１からのＧＭに対するアクセス要求は、論理アドレ
ス４０１で制御回路３０２に伝えられる。ここで、論理
アドレス４０１から物理アドレス８０２，１１２に交侠
すると共に、どのエリアをアクセスするかを示すアクセ
スモード８０３，１１３を付加して、ＧＭに対しアクセ
ス要求８０１，１１１が出力される。この要求はＧＭＩ
の要求受付回路２０および０Ｍ２の要求受付回路に伝え
られる。以下、ＧＭｌでの製作について説明する。

ＣＰＵ３からのアト、レス８０２はレジスタ群１９から
のフェンスレジスタ１９２の出力２４１と比較されて、
その結果Ｆｉ、ＰＬＡ２０２に出力される。−万、アク
セス要求信号８０１は、ＰＬＡ２０２による遅延と同じ
だけの遅嬌時間を待つ遅［４２０４を介してアンドゲー
ト２０３に〃口えられる。アンドゲート２０３のもう一
方の入力には、ＰＬＡ２０２からの出力が加えられてお
り、自系ＧＭＩに対する要求でない時には、この出力力
；出ず、ＧＭＩ内部のアクセス要求選択回路１８へのア
クセス要求信号２８１は出ない。この１ｔｊｉＪ　＃は
次のようにして行われる。ＣＰＵ３からのアクセスモー
ドとアクセス７ア／り７ヨン（レジスタアクセスがメモ
リアクセスのどちらである力・と、１〕−ドかライトか
を示す。）８０３と、コン７（レータ２０１の出力と、
レジスタ群１９のエリア指定レジスタ１９３の出力２４
２と、モードレジスタ１９５の出力２４３とより、第３
図で示したエリアとアクセス可能なＧＭの運転モードと
の組み合せを満足するように制御される。また、アクセ
ス要求信号２８１と共に、この要求が二重化エリアに対
するものかどうかを示す信号２８２を出力する。この伯
°号２８２は、他系ＧＭがオンサービスまたはコピーに
なっていなければ二重化されていないため、アクセスし
ようとするアドレスが二重化エリア内であってもこの信
号は出されない。ま九、コピーモード時のリードの場合
も出さない。

なお、信号２８２と同−信号は、ＣＰＵに対する応答が
両系ＧＭから戻るかどうかを示す信号８０５としても使
用される。

この要求信号２８１と、信号２８２を受けたアクセス要
求選択回路１８は、要求受付回路２０を選択したことを
示す信号２８３を送る。これによす、アク七ス７ア／ク
ション２５１、アドレス２５２、ライト時にはライトデ
ータ２５３がゲー）２０５，２０６，２０７を介して共
通バスに出力される。また、アクセス要求選択回路１８
で選んだアクセス要求が二重化エリアのアクセス要求で
あった場合には要求受付回路２０の選択信号２８３を出
力すると同時に、スレーブ系ＧＭ２にも回路２０からの
二重化エリアのアクセス要求を受付は九ことを信号２６
で知らせる。この間、スレーブ系のアクセス要求選択回
路１８では、単体エリアのアクセス要求のみ選択し、二
重化エリアのアクセス要求は選択しないようにする。そ
して、マスク系ＧＭＩよシニ夏化エリアをアクセスする
要求を受付けたことを知らされて、その要求受付回路を
選択する。このように二重化エリアのアクセス時にはマ
スク系ＧＭで選択し、その結果をスレーブ系ＧＭに伝え
る理由は、ＫＭをとシ同一のデータをアクセスできるよ
うにするためである。

もしそうしないと、ＣＰＯ３〜５でそれぞれ同一アドレ
スの二重化エリアにアクセス要求があった場合に、ＧＭ
ＩではＣＰＵ３，４．５の順でアクセスを処理し、０Ｍ
２ではＣＰＵ３．５．４の順でアクセスを処理する危険
性があるためである。

次に、メモリ制御回路１７または誉き込み制御回路１９
１よりアクセスの終了を知らせる信号２５４が要求受付
回路２０に送られて来たら、さらにこれを信号８０６と
してＣＰＵ３に伝える。

ＣＰＵ３では、ＧＭＩからの終了信号８０６を受は取る
と共に、他ＧＭ２からの終了信号１１６を待つ。両系Ｇ
Ｍから応答が送られて来たら、アンドグー）３０９、オ
アゲート３００を介してアクセス終了をｙＬ鼻処゛埋部
３０１に伝える。もしも、片系ＧＭからしか応答が戻ら
なくても、片系ＧＭからしか応答が戻らないことを知ら
せる信号８０５または１１５が出力されていれば、アン
ドゲート３０７または３０８およびオアゲート３００を
通して知らせ、アクセスを終了する。また、リードアク
セスであれば、リードデータ８０７または１１７が送ら
れて来る。このリードデータには第２図（ｂ）に示すよ
うに、エラー情報も付加されているので、このエラーの
情報と片系ＧＭからの応答を知らせる信号８０５，１１
５より制御回路（ｃｃ）ａｏｓでどちらのＧＭのデータ
を選ぶかを決める信号を出力し、セレクタ（ＳＥＬ）３
０４で選択する。

これで、ＣＰＵからのアクセス要求に対する処理が終了
する。次に、コピー動作について第４図〜第８図より説
明する。

コピーのｍＩＪｎも、要求受付回路からのアクセス同様
に扱われる。レジスタ群１９のモードレジスタ１９５は
、モードレジスタ１９５曽き侠えか、フェンスレジスタ
の◆き洟え時に新しいデータがセットされる。フェンス
レジスタ１９２のセット時には、現在のモードが両系オ
ンサービスであればスレーブ系ＧＭのモードがコピーに
なるように誓き込みデータ変換回路１９４で新しいモー
ドが生成されて、それがモードレジスタ１９５にセット
される。

コピーモードになるとくスレーブ系ＧＭ２にお込て、コ
ピー制御回路（ＧＭＩの２３に相当）のワンショットマ
ルチバイブレータ（ＧＭＩの２３１に相当）によりコピ
ー中を示すフラグ（ＧＭＩの２３２に相当）がセットさ
れる。それと同時に、コヒーアドレスを発生するカウン
タ（０Ｍ１Ｏ２３３に相当）がクリアされる。

コピー中を示すフラグがセットされたことによって、ス
レーブ系ＧＭ２のコピーアドレス（ＧＭＩの２７５に相
当）がゲート（ＧＭＩの２３６に相当）を通して出力さ
れる。

また、スレーブ系ＧＭ２のＰＬＡ（ＧＭＩの２３４に相
当）からマスク系ＧＭＩのコピー制御回路２３に対して
リードアクセス賛求信号を出力する。

マスク系ＧＭ１のコピー制御回路２３では、この安来信
号２７３を受載り、アクセス要求選択回路１８へのアク
セス要求信号３１１を出力する。

この時、アクセスがどのエリアに対するものであるかを
伝える信号３１２も同時に出力する。この信号は要求受
付回路２０の信号２８２と同一意味の信号である。

次に、コピー制御回路２３が選択されたことを示す信号
３１３が送られると、ゲート２３７および２３８を介し
てアドレス２５２およびメモリリードであることを示す
アクセスファンクション２５１が出力される。そして、
メモリ６のデータが読出されると、メモリ制ｇ１４１部
１７より終了を知らせる応答信号２５４とリードデータ
２５５が戻ってくる。このリードデータ２５５ｒｉスレ
ーブ系ＧＭのコピー制御回路（Ｇ、Ｍｌの２３に相当）
に対するライトデータ（ＧＭＩの２７６に相当）となる
。また、応答信号２５４は、スレーブ糸ＧＭ２のコピー
制御回路に対するライトアクセス賛求１ｇ号２７１とな
る。

これにより、スレーブ系ＧＭ２のコピー制御回路よシ、
アクセス要求選択回路（ＧＭＩの１８に相当）にアクセ
ス要求信号（ＧＭＩの３１１に相当）を伝える。

そして、スレーブ系ＧＭ２のコピー制御回路が選択され
ると、マスク系ＧＭＩからのリードデータをライトデー
タとしてスレーブ系メモリ（ＧＭＩの６に相当）に誉込
む。コピー制御回路に応答侶号（ＧＭＩの２５４に相当
）が戻って来たら、ＰＬＡ（ＧＭＩの２３４に相当）で
コピーアドレスをカウントアツプする信号（ＧＭＩでは
４２１に相当）が出力されて、次のアクセスのためのア
ドレスがコピーアドレスカウンタ（ＧＭＩの２３３に相
当）で生成される。このアドレスを基に上述した処理を
繰シ返す。ここで、コピーアドレスカウンタ（ＧＭＩの
２３３に相当）の内容がフェンスレジスタ（ＧＭＩの１
９２に相当）からのアドレス（ＧＭＩの２４１に相当）
と弄しくなつ九ら、コピー中を示すフラグ（ＧＭＩの２
３２に相当）をリセットし、コピーを終了する。

上述した実施例からも解るように、本発明によれば、特
に重要な部分のみを二重化したメモリ装置が得られるの
で、メモリが有効に利用でき、余分なメモリを持つ必要
がなくなる。

また、部分二重化したメモリ装置によって、プログラム
デバッグ時にも、オンラインで使用している入出力装置
の制御情報をアクセスすることかで話、入出力装置を共
用でき、さらに、デバッグに必要な部分のみを単体エリ
アとし、他は二重化エリアとすることによシ、信頼性を
同上でさる。

【図面の簡単な説明】

第１図は本兄明によるメモリシステムの概要を示す図、
第２図は５ｇ１図のインタフェースＩｒ１号の構成図、
第３図は第１図のＧＭの運転モードとＣＰＵのアクセス
モードとの関係を示す図、第４図は本発明によるメモリ
システムの一実ＩＭ１ｍＪの構成図、第５図、第６図、
第７図および第８図は第４図のレジスタ群、要求受付回
路、ＣＰＵおよびコピー制御回路の具体的＃１成の一例
を示す図でるる。１．２・・・ＧＭ、３〜５・・・ＣＰＬＪ、６．７・・
・メモリ、第　１　口蔓　２　口（Ｌ＞四日］コ■口 ′＠　３０第　４躬第　５図第　６　図第　７１２１第　８　図第１頁の続き０発　明　者　宮崎義弘日立重大みか町５丁目２番１号株式会社日立製作所犬みか工場内 ■出願　　人　日立エンジニアリング株式会社日立市幸
町３丁目２番１号

Claims

【特許請求の範囲】

１．２台のメモリ装置を複数の計算機でアクセスするよ
うにしたメモリシステムにおいて、上記メモリ装置のそ
れぞれに、該メモリ装置のメモリ領域を２つに分ける、
同一のアドレスを保持するレジスタ手段を備え、上記計
算機からのアクセス時のアトにスが上記レジスタ手段の
値と所定の関係を満たす範囲内にある時、２台のメモリ
装置で上記アクセスを処理し、それ以外の時は、所定の
一方のメモリ装置のみが上記アクセスを処理するように
構成したことを特徴とするメモリシステム。２、上記メモリ装置は、上記計算機からのアクセスアド
レスが上記レジスタ手段の値と所定の関係を満たす範囲
内である時、２台のメモリ装置のメモリ内容が一致する
ように、一方のメモリ装置の内容を、他方のメモリ装置
にコピーする手段を備えたことを特徴とする特許請求の
範囲第１項記載のメモリシステム。