JPS603049A - バスインタ−フエ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技品灯分野〕 本発明は、サブユニットおよびメモリ間で通信が行われ
るようなデータ処理システム、とりわけ、マイクロプロ
セッサを組込んだデータ処理システムとシステムバスと
の間のバスインターフェース装置に関する。

〔背景技術〕

今日では、マイクロプロセッサにょる°′メイン７Ｌｚ
−ム”データ処理システムのエミュレーションカ可能で
ある。メインフレームデータ処理／ステムの例としてｆ
ＢＭシステム／ろ７ｏがある。

ところでＩＢＭ　ＰＣ／ＸＴ’３７０いわゆる“テスク
トッフ″システム３７０（１−１’：、マイクロプロセ
ッサを組込んたメインフレームテ−タ処理’ｙ　、：２
７ムである。このゾステｌ、はハードウェアおよびソフ
トウェアが協働して、単一ユーザ環境においてＩ　’Ｂ
　Ｍシステム３７０のアプリケーションプログラムを実
行したり、上位機種に接続された端末として機能したり
、またはある特定のアプリケーションの場合に独立型モ
ードで機能したりすることができる。ＩＢＭ　ＰＣ／Ｘ
Ｔ３７０のものと同じ機能を多く組込んだデータ処理シ
ステムは他にもあるが、それらの機能を組込む方法はシ
ステムごとに異なっている。

チップの実装密度が向上しそのコストが大幅に減少され
た今日では、″メインフレーム”の多くの特徴を直接゛
′デスクトップ゛′に組込むことが可能であるが、一方
では、何らかのノ・−ドウエアおよびソフトウェアの支
援を特徴とする特徴もあるインテル社８０８６．８０８
８、およびモトローラ社６８０００のようなより高性能
のマイクロプロセッサを組込むことによって、データ処
理システムの機能をより充実さすることかできる。こう
した新しいタイプのマイクロプロセッサは、例えばＩＢ
Ｍシステム／ろ７０が持っているような豊富な命令セラ
トラ実行できるが、所定の時間内に命令を実行するため
に、何らかの・・−ドウエアおよびソフトウェアの支援
を必要とするマイクロプロセッサもある。

こうしたマイクロプロセッサを組込んだデータ処理シス
テムの価格および性能の最適化を図るために様々なトレ
ードオフの問題を解決する必要かある。例えば、メイン
フレームデータ処理／ステムの中央処理装置（ＣＰＵ）
とマイクロプロセッサ（ＭＰＵ）との間でのワード幅お
よびバス幅の違いをどのように調整するかという問題が
ある。

ＩＢＭシステム／ろ７０のシステムバスは、長いワード
を並列に転送できるようにマルチバイト画成になってい
る。このようなシステムバスによって、１回のシステム
サイクルで、より多くのデータおよび制御情報を転送す
ることができ、従ってシステムの性能も向上する。複数
のシステムバスバイトのうち１つのバイトは通常、指令
バイトである。指令バイトを構成するピッｌ−Ｕ、シス
テムバスに接続されたサブユニット（メモリも含む）で
実行されるべき指令のタイプを表わしている。

しかしながら、マイクロプロセッサを組込んだデータ処
理システムにこのようなシステムバスｔｉ続するのは問
題である。というのは、現用のマイクロプロセッサはた
だちに利用し得るバス指令情報を有していないからであ
る。従ってそうした情報を得るには何らかの手段を構し
ねばならない。

こうした情報を得るだめの最も簡単かつ一般に行われて
いる方法は、適切な指令バイトをメモリ写像レジスタに
書き込んで、その後システムバスのアクセス７５１１可
されたときにメモリ写像レジスタからシステムバスに指
令バイトを送る。ところがこの方法は、指令バイトが必
要な場合はそれがとんな指骨であってもそのたびごとに
、指令バイトを記憶装置から読み取った後に、メモリ写
像レジスタへ書き込むための余分な書込みサイクルが必
要である。この余分な肖込みのために、高速転送が可能
なシステムバスを使用するという利点が相殺されてしま
う。この方法によってたとえシステムバスへの接続が容
易にできるようになったとしても、高速転送の利点を相
殺してしまうのは好ましいことではない。

〔発明の目的〕

本発明の目的は、マイクロプロセッサを組込んだデータ
処理システムにおいて、以上に説明した余分の書込みサ
イクルを必要とせず効率良くシステムバスとのインター
フェースを行うバスインターフェース装置を提供するこ
とにある。

〔発明の概要〕

本発明は限られた数の予備指令バイトのうち１つの予備
指令バイトを指令レジスタにロードし、その後実行され
るべきオペレーションに従って予備指令バイトを構成す
るビットの選択的変更を行う。予備指令バイトのビット
選択的変更は、指令発生論理において、入出力オペレー
”　ヨ”　ｋ　制ｔｆｆ−１１するマイクロプロセッサ
づ・ら得られる限られ念制御情報を用いて行われる。指
令発生論理は変更の必要がない場合は変更をせず、予備
指令バイトをそのままシステムバスヘ自動的に送る。変
更があると・システムバスへ送られる指令バイトには新
しいパリティビットが付けられる。以上のようにして余
分の書込みサイクルを必要とせずシステムバスとのイン
ターフェースを行うバスインターフェース装置を提供す
ることができる。

〔実施例の説明〕

本発明は、簡単のために２つのマイクロプロセッサを組
込んだデータ処理システムに関して説明されるが、もち
ろんデータ処理システムが２つ以上のマイクロプロセッ
サを備えていても構わない。

こうしたデータ処理システムは、例えばＩＢＭシステム
／６７０の命令セットが、いくつかの基準に従っていく
つかのザブセットに分けられ、それらは複数のマイクロ
プロセッサの各々で実行される。

第１図の説明をする。第１図は処理ユニット１０、本発
明を利用するインターフェース機構１４、およびシステ
ムバス１２の関係を表わすブロック図である。処理ユニ
ット１０がインターフェース機構１４を介してシステム
バス１２に接続されている。システムバス１２ば、指令
バイｌ−（バイト０）およびアドレス情報に係る６つの
バイト（バイト１ないしバイトろ）を有するマルチバイ
ト幅のバスである。システムバス１２を使用してデータ
を送ることもできる。バスアービタ（図示せず）によっ
て優先順位が決定されシステムバス１２のアクセスが一
旦許可されると、インターフェース機構１４が１バイト
の指咎をバイトｏに、ろバイトのアドレス情報をバイト
１ないしバイト３に、それぞれロードする。バスアービ
タによるバス競合回避方法は周知の技術であって、本発
明を利用するインターフェルス機構１４と共に、良好に
働くものである。

指令バイトはそれ自身、例えば読取りまたは書込みなど
のオペレーションのタイプ、オペランドバイトの数、及
びその指令に係る他の情報を示すビットを有する。指令
バイトを構成しているビットを表現するにあたって最下
位ビットから最上位ビットに向って順に番号を付ける、
従ってビット７を最上位ビット、ビットＯを最下位ビッ
トとして取扱う。処理ユニット１０はマイクロプロセッ
サ１６Ｐ、１６Ｓ、読取り専用記憶装置（ＲＯＭ）およ
びランダムアクセス記憶装置（ＲＡＭ）を含む局所記憶
装置１８、メモリ写像レジスタ２０、アドレス論理機構
２２、アドレスバス２４、およびデータバス２６を有す
る。マイクロプロセッサ１６Ｐは市販のＭＰＵであるが
、それ自身の有する命令セットの代りにメインフレーム
の命令セットを解読しそれに応答するマイクロコードを
実行するように変更されている。マイクロプロセッサ１
６Ｓも市販のＭＰＵで、制御記憶（図示せず）に記憶さ
れているコードを用いてメインフレームの命令セットに
応答することができる。または、メインフレームの命令
セットに直接応答するオンチップマイクロコードをマイ
クロプロセッサ１６Ｓに備えてもよい、７マイクロプロ
セツサ１６Ｐは主ＭＰＵとして動作し全ての命令の取出
しを行う。

しかしながらマイクロプロセッサ１６Ｐはメインフレー
ムの命令セット全てを実行できるほど十分なマイクロコ
ードを有しているわけではない。従つてマイクロプロセ
ッサ１６Ｐが処理できなイ命令が生じた場合はその命令
を副ＭＰＵであるマイクロプロセッサ１６Ｓにプロセッ
サ間バス２８を介して送る。プロセッサ間バス２８は、
マイクロプロセッサ１６Ｐおよび１６Ｓの間で様々な制
御信号および情報の転送のだめに使用される。

マイクロプロセッサ１６Ｓに係る局所記憶装置１８内の
ＲＯＭには、マイクロプロセッサ１６Ｐが処理しない命
令サブセットに適合するマイクロコードが書込まれてい
る。入出力オペレーションはマイクロプロセッサ１６Ｓ
によって取扱われる。

全ての市販ＭＰＵと同様にマイクロプロセッサ１６Ｓは
、メインフレームの中央処理装置（ＣＰＵ）（（備えら
れているような指令バイト出力バスを全て備えているわ
けではない。しかしながらマイクロプロセッサ１６Ｓ（
伐、例えば読取り／書込み、またはバイト選択状況を標
示するいくつ力）のＨ〒ＩＪ　ｍｌ信号を供給すること
ができる。処理ユニット１０とシステムバス１２を接続
するために、必要な指令バイトを供給する何らかの手段
を構じねばならない。前述のように、システムバス１２
に指令ノくイトを供給する最も簡単で寸だ一般に行われ
ている方法は、適切な指令バイトをメモリ写像レジスタ
に書き込んで、そこからシステムバス１２へ供給する方
法である。この方法は、新しい指令バイトが必要な／こ
びにメモリ写像レジスタへ余分な書込みをしなければな
らない。１個以上のマイクロプロセッサでメインフレー
ムの命令セラトラエミュレートできるようにしても、こ
の余分な書込みのために、高速転送が可能な／ステムバ
スを使用するという利点が相殺されてしまうであろうし
、またシステム全体の性能からみてもこれは好ましくな
い。

指令バイトラ含むマルチバイト幅のシステムバス１２を
使用可能にするために、インターフェース機構１４を用
いる。インターフェース機構１４は、指令レジスタ３０
の内容を指令発生論理６２へ転送することによって、特
定のシステムオペレーションのだめの正しい指令バイト
を形成する。

指令発生論理３２は必要に応じて、受は取った内容を選
択的に変更する。そうして変更の行われた新しい指命バ
イトをシステムバス１２のバイト０に送る。インターフ
ェース磯１ｑ　１４の重要な点は、指令レジスタ３０が
所望の情報を得るだめの余分な書込みザイクルを必要と
しないことである。この特徴は、利用率の高い指令バイ
トの多くは、それを　成するビットが犬体同じであると
いう事実を利用している。従って本発明においては、こ
のような指令バイトに共通のビット構成を持った予備指
令バイトが準備される。適切な指令バイトを生成するた
めに、マイクロプロセッサ１６Ｓから利用できる限られ
た制御情報によって関連する予備指令バイトが変更され
る。予備指令バイトの種類は少しでよい。指令のタイプ
、ならびにそれに係る予備指令バイトおよび最終指令バ
イトを以下の表１に示す。

表１に示すよう（で、例えば１バイトの読取りを行う場
合（指令のタイプ；１バイト読取り）は、予備指令バイ
トＣ２（１６進表示）が指令レジスタ６０にロードされ
、指令発生論理６２に送られρ　ρ　ｕｏｏ　Ｅ＜ ≧ る。この予備指令バイトＣ２４−１ビツト４を”　１　
”にセットすることによって最終指令バイｌ−Ｄ　２　
ｉに変更される。そうして最終指令バイトＤ２はシステ
ムバス１２のバイト０に送られる。他の読取り指令およ
び１込み指令も同様てして変更が行われる。一方、例え
ば通信指令のような場合すなわち指令バイトの内容の変
更が必要でない場合は、指令レジスタ５０の内容はシス
テムバス１２．７）パイトロに直接送られる。指令レジ
スタ６０の内容の変更は、指令レジスタろＯから予備指
令バイトを受け取る指令発生論理３２（でよって行われ
る。

インターフェース機構１４の動作について説明する。マ
イクロプロセッサ１６．Ｓｔたは局所記憶装置１８には
、メインフレームの命令セットの一部をエミュし・−卜
するマイクロコードが備えられている。このマイクロコ
ードは、指令レジスタろ０への無駄なロードを避けるプ
こめに、予備指令バイトＣ２が指令レジスタ６０（Ｃ置
かれ次に主記憶装置の読取りまたは書込みが要求される
場合は、新しい予備指令バイトのロード要求を出さない
ようになっている。例えば主記憶装置（図示せず）の１
バイトの読取りが実行され次に主記憶装置へ１バイトの
書込みが行われるような場合は、指令レジスタ３０の内
容を変更する必要はない。何故ならこれらの２つの命令
にとっては同じ予備指令バイ＋−（Ｃ２）が用いられる
からである。マイクロプロセッサ１６Ｓが命令を受け取
ったとき新しい予備指令バイトが必要であれば、マイク
ロプロセッサ１６Ｓは所望の予備指令バイトのアドレス
をアドレスバス２４にロードする。そうして所望の予備
指令バイトが局所記憶装置１８から読み取られて、デー
タバス２６（（送出される。アドレス論理機構２２はそ
の間アドレスバス２４を監視して、次にデータバス２６
に送出されるデータが指令レジスタ３０にロードすべき
データであることを検出し、指令レジスタ選択線３４を
付勢する。

こうして予備指令バイトが指令レジスタ３０に置かれ、
そこから指令発生論理６２に送られる。

指令発生論理３２は線４０を介して〕＼−フワード標示
信号を受け取る。ノ・−フワード標示信号はマイクロプ
ロセッサ１６Ｐおよび、１６Ｓのそれぞれのバイト選択
信号（線３６）をＡＮＤゲート３８によってＡＮ、Ｄを
とることによって得られる。」日令発生論理３２はまた
フルワード境界標示信号（線４２）、および読取り／１
込み標示信号（線４４）を受け取る。これらの信号を用
いて、次に実行すれるべきオペレーション、およびその
ために必要な最終指令バイトに従って、予備指令バイト
の所望のビットが変更される。

第２図について説明する。第２図は指令発生論理６２の
詳細を表わすブロック図である。第２図に示すように、
指令発生論理３２は、指令レジスタ６０から送られる予
備指令バイトの各ビット（ビット７ないしピッｂｏ）、
ハーフワード標示信号（線４０）、フルワード境界標示
信号（線４２）、読取り／書込み標示信号（線４４）、
および変更禁止信号（線５０）を受け取る。変更禁止信
号（線５０）ｉｄ、予備指令バイトと同様に相合レジス
タ６０から送られる。変更禁止信号（線５０）は事実上
、指令バイトと共に指令レジスタ６０にロードされる９
番目の情報ビットであり、もしこれが′１゛′であれば
、指令レジスタ３０にロードされた予備指令バイトの変
更が禁止される。このような予備指令バイトは表１に示
されていないものである、指令発生論理３２は、ゲート
信号（線８２）、および６状態駆動器（ＴＳＤ）伺勢信
号（線１０２）を受け取る。パリティ発生器４６は、変
更によって生成された最終指令バイトに対して新たにパ
リティビットを発生するだけで、最終指令バイトの形成
には何ら影響を与えるものではない。パリティ発生器４
６の発生する新しいパリティビットは線４８を倉してＡ
ＮＤゲート８４に送られ、さらにＴＳＤ（ｐＨ０４を介
してシステムバス１２に送られる。

指令バイトのうちビット７、ビット６、ビット５、ビッ
ト６、およびビット１は、それぞれＡＮＤゲート８６．
８８．９０．９４、および９８に直接送られ、指令発生
論理３２によって変更をうけることはないが、これらの
うちビット５、およびビット７ヲ利用してビット４、ビ
ット２、およびビットｏの選択的な変更を行う。ビット
７、ビット６、ビット５、ビット６、およびビット１（
はハリティ発生器４６ても送られる。指令発生論理６２
が予備指令バイトの所望のビットを変更するための［吉
報は、ビット７、ビット５、ビット４、ビット２、およ
びビット０の状態、ハーフワード標示信号（線４０）の
状態、フルワード境界標示信号（線４２）の状態、読取
り／書込み標示信号（線４４）の状態、および変更禁止
信号（線５０）の状態の組合ぜによって決まる。表１に
示したように、通常の読取りおよび書込みにｔ予備指令
バイトＣ２が必要であり、この予備指令バイトＣ２から
、１バイト書込み、２バイト書込み　１バイト読取り、
および２バイト読取りのだめの最終指令バイトＣ２、Ｃ
６、Ｄ２、およびＤ６がそれぞれ得られる。これらの最
終指令バ、イトを得るためのＣ２の変更はビット４およ
びビットまたけでよい。

以上の４つの指令にとって重要なのはハーフワード標示
信号および読取り／書込み標示信号の状態である。ＡＮ
Ｄゲート７０および７２が最終指令バイトのビット４の
状態を制御する。ＡＮＤゲート７０および７２の条件付
けは予備指令パイ）のビット７がパフ”か′Ｄ゛′かに
応じて互いに反対の状態をとる。もしビット７が°°１
″である場合、すなわち予備指令バイトが７Ｆよりも大
きい場合は、インバータ５６の出力は０°′である。

さらに変更禁止信号（線５０）が”　ｏ”′ならば、Ｏ
Ｒゲート５８の出力は０′”である。従ってＡＮＤゲー
ト７０の１つの入力は”　ｏ　”であり、ＡＮＤゲート
７２の１つの入力は’１”（ＯＲゲート５８の出力がイ
ンバータ６０によって反転されたもの）である１１以上
かられかるように予備指令バイトのビット７が′１′°
の場合は、線５０上の変更禁止信号が′Ｏ°゛である限
り、ＡＮＤゲート７０の出力は常に“Ｏパである。ＡＮ
Ｄゲート７０のもう１つの入力は、予備指令バイトのビ
ット４である。ＡＮＤゲート７２の出力は、読取り／書
込み標示信号（線４４）、およびビット７の状態によっ
て決まる。読取り／書込み標示信号がパ１°′でかつビ
ット７がパ１゛の場合は、インバータ６ＤによってＡＮ
Ｄゲート７２の第２の入力は°１″にセットされ、ＡＮ
Ｄゲート７２の出力は°′１パとなる。そうして次にＯ
ＲゲーＩ・７８の出力が１′°にセットされる、っ ＡＮＤゲート７４および７６は、ＡＮＤゲート７０およ
び７２と同じように動作する。予備指令バイトのピント
７が′”１°゛でかつ変更禁止信号（線５０）が”　ｏ
　”ならば、ＡＮＤゲート７４の出力は常に”　ｏ　”
である。ＡＮＤゲ〜ドア６はビット７および・・−フワ
ード標示信号・□、・て応答する。ビット７およびハー
フワード標示信号が共に“１″であれば、ＯＲゲート８
０の出力ば“１″である。

まだ、いずれか一方でも“０゛′ならばＯＲゲート８０
の出力は”　ｏ“である。

ＡＮＤゲート７０．７２．７４、および７６がそれぞれ
の入力に応答して、ビット４およびビット２の所望の変
更（変更されない場合もある）を行い、予備指令バイト
Ｃ２が最終指令バイトＣ６、Ｄ２、およびＤ６（変更の
ない場合はＣ２）に変換される。ＡＮＤゲート７０およ
び７２が指令バイトの上位ニブルの最終状況を決定し、
ＡＮＤゲート７４および７６が下位ニブルの最終状況を
決定する。予備指令バイトがＡＯの場合、すなわち記憶
キーの読取りまたは書込みが実行される場合は、ＡＮＤ
グー）７０および７２はビット４の変更のために使用さ
れて、上位ニブルがＡ（１６進）かＢ（１６進）かを決
定する。表１に示しだようにＡは記憶キーの読取りＢは
記憶キーの書込みである。

予備指令バイトのビット０の取扱いはビット４およびビ
ット２の取扱いとは若干具なっている。記憶キーの読取
りおよび１込み、ならびＫＥＣＣ検査ビット付２バイト
の書込みの場合に、適切な最終指令バイトを得るために
、予備指令バイトのビット０をパ１°゛に変更する必要
がある。ピッ）０の変更は、ＡＮＤゲート６２．６４、
および６６へのそれぞれの入力の組合せによって決まる
。変更禁止信号が”　ｏ　”、かつ通信指令でない（す
なわちビット７が”　ｉ　”　）場合は、ＡＮＤゲート
６２の出力はＯ°“である。ＡＮＤゲート６４の出力は
、予備指令バイトのビット７およびビット５の状態によ
って決定される。ビット７およびビット５が共に“１゛
′ならば、ＡＮＤゲート６４の出力は“１“で、それ以
外は０°゛となる。予備指令バイトのビット５が“１″
′であるということは、予備指令バイトがＡＤであって
最終指令バイトとしてビットＯは１″に変更されねばな
らないことを意味する。ＡＮＤゲート６４はこの要求を
実現する。ＡＮＤゲート６６はハーフワード標示信号（
線４０）、フルワード境界標示信号（線４２）、読取り
／書込み信号（線４４）（ただしインバータ５４によっ
て反転される）、ならびに予備指令バイトのビット７お
よびビット０に応答する。ＡＮＤゲート６６は、ビット
０に関する限１’）においては予備指令バイト（ｌをＣ
７に変換することを保証する（すなわちビットＤは“１
゛のままであることを意味する）。ＯＲゲート６８．７
８、および８０の出力は、予備指令バイトのビット７、
ビット６、ビット３、およびビット１と同様に、ハリテ
ィ発生器４６にも送られる。

通信指令（ｏｏないし７Ｆ）は、システムバス１２に接
続されたメモリ以外のサブユニットへのメツセージ転送
を標示するっ通信指令が指令レジスタ３０にロードされ
ると、指令レジスタ３０のビット７は°゛Ｏ″′にセッ
トされる。指令レジスタ３０のビット７が°゛０゛″に
なると、指令レジスタろＯのビット０、ビット４、およ
びビット２の実際の状態がＡＮＤゲート６２．７０、お
よび７４を介してＯＲゲート６８．７８、および８０へ
送られる。まだ、例えば診断のような、利用率の高い指
令と比べてそれほど性能に影響を及はさない特定の相合
を出す必要がある１、その場合は、指令レジスタ３０の
ビット７を“０゛′にセットすることによって、まだは
変更禁市信号（線５０）を′１゛にすることによって、
指令レジスタ３０のどのビットも変更されることなく指
令発生論理３２を介してシステムバス１２に送られる。

以上のようにして所望の変更がなされた指令バイトの各
ビット、及びそれに係る新しいパリティビットがＡＮＤ
ゲート８４ないし１００に送られる。線８２上にゲート
信号が受け取られると、最終指令バイトの各ビット、お
よびそれに係るパリティビットがＴＳＤ　１０４ないし
１２０に送られ、次イでＴＳＤ付勢信号（線１０２）に
よってシステムバス１２に出力される。

以上に説明したように、余分の書込みサイクルをするこ
となしに、所望の最終指令バイトが７ステムバス１２に
出力される。

【図面の簡単な説明】

第１図はマイクロプロセッサを組込んだデータ処理シス
テムにおいて、本発明を利用する処理ユニット、インタ
ーフェース機構、オＪ：　？ｊシステＡバスの関係を表
わすブロック図、第２図ｉｄ第１図の指令発生論理の回
路図である。 １０・・・・処理ユニット、１２　・・・システムバス
、１４・・・・インターフェース機構っ

Claims (1)

1. 【特許請求の範囲】 入出力オペレーションを制御するマイクロプロセッサを
   組込んだデータ処理・／ステムにおいて、前記マイクロ
   プロセッサが直接供給できない指令バイトランステムバ
   スへ出力するために下記の（イ）ないしく／号を備えた
   バスインターフェース装置。 （イ）　前記指令バイトと共通のビットを含む予備指令
   バイトを記憶する記憶装置。 （ロ）前記システムバスへ出力すべき指令ハイトニ対応
   する予備指令バイトを前記記憶装置から読み出して保持
   する指令レジスタ。 （ハ）前記マイクロプロセッサからの制御情報に基いて
   、前記指令レジスタに保持されている予備指令バイト中
   の所定のビットを必要に応じて変更することにより前記
   指令バイトを作成して前記システムバスへ出力する論理
   装置。