JPS58140165A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
- Publication number
- JPS58140165A JPS58140165A JP57023227A JP2322782A JPS58140165A JP S58140165 A JPS58140165 A JP S58140165A JP 57023227 A JP57023227 A JP 57023227A JP 2322782 A JP2322782 A JP 2322782A JP S58140165 A JPS58140165 A JP S58140165A
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- conductivity type
- concentration
- drift layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
- H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明ｈｗ電界効果半導体装着特にＭＯ３形電界効果
半導体装冒に関すみ。
半導体装冒に関すみ。
たとえばＭＯ８形電界効果゛トランジス４ （ＦＥＴ’
）は従来低耐圧形として扱われてきたが、近時その制用
Ｓ囲が広まふにつれて数１（’１０ Ｖ程崖の電圧の下
でも利用されみようになってきた。そのために１！；耐
圧のこの種半導体＊Ｗが強く要求されるようになってき
てｂふ。これらの要求に対応＋るためＩＣ第１図に示す
ような構成のものがすでに提案されている。
）は従来低耐圧形として扱われてきたが、近時その制用
Ｓ囲が広まふにつれて数１（’１０ Ｖ程崖の電圧の下
でも利用されみようになってきた。そのために１！；耐
圧のこの種半導体＊Ｗが強く要求されるようになってき
てｂふ。これらの要求に対応＋るためＩＣ第１図に示す
ような構成のものがすでに提案されている。
同図において、ｌは基板、２Ｆｉソース領域、３はドレ
イン領域、４はシリフン酸化膜かちなる絶縁膜、５けソ
ースＷ、極、６Ｆｉゲート電極、ツはＦレイン電極であ
る。これらの構成は通常の Ｄ型ＭＯ８−ＦＥ’ｌ’と
同じであるが−Ｈｚ図のａ１成では基板１内にあって、
ソース雷竣２を囲み、かつゲート電極６の直下にまでま
たがる。基板ｌと同じ導電型の領域８を設は、かつ、領
域８とドレイン領域３との間にドレイン領域と同じ導電
型でドレイン領域植よりも低濃度のド＠７Ｆ層９を介在
させである。この構成によれば、ゲートＩＦ極６にゲー
ト電圧を印加したとき領域８０表面には、＠［８とけ反
対の導電型のφヤンネＶが形成され、これによってドレ
イン、ソース間に漬れる電流が制御され石、そして領域
８とドレイン領域３との間にけ低濃度のドリフト層９が
介在していふととによ％、ＦＩ）フト層９とＩＩ斌８と
の境面におけｂ耐圧が向上＋ふととによって高耐圧化が
可能と′ｌｋふのであふ。
イン領域、４はシリフン酸化膜かちなる絶縁膜、５けソ
ースＷ、極、６Ｆｉゲート電極、ツはＦレイン電極であ
る。これらの構成は通常の Ｄ型ＭＯ８−ＦＥ’ｌ’と
同じであるが−Ｈｚ図のａ１成では基板１内にあって、
ソース雷竣２を囲み、かつゲート電極６の直下にまでま
たがる。基板ｌと同じ導電型の領域８を設は、かつ、領
域８とドレイン領域３との間にドレイン領域と同じ導電
型でドレイン領域植よりも低濃度のド＠７Ｆ層９を介在
させである。この構成によれば、ゲートＩＦ極６にゲー
ト電圧を印加したとき領域８０表面には、＠［８とけ反
対の導電型のφヤンネＶが形成され、これによってドレ
イン、ソース間に漬れる電流が制御され石、そして領域
８とドレイン領域３との間にけ低濃度のドリフト層９が
介在していふととによ％、ＦＩ）フト層９とＩＩ斌８と
の境面におけｂ耐圧が向上＋ふととによって高耐圧化が
可能と′ｌｋふのであふ。
しかしとのよう＆ａＩ成によみと１開門ら４明らｆＩｈ
ｌｋＸ ウＫ Ｖ −ｘ 、 Ｆ ｖイｙｆｌｌＦｉ、
領域８ Ｆす７ト層９によって連続していふめで、高
電圧のもとでの動作＠に訃けふ耐圧社、領竣８とドリフ
ト層９との界面Ｋかける耐圧能力によって決定されフ、
＋橙わちこの界面での耐圧がこの種トリンジスＩの耐圧
の限界と１にふ。ところがこのような構成によふと前記
した界面で電界集中が生じふ。特に点Ａにおいて電界が
裏か（な秒、これによって耐圧の上限が限定されてしま
うようｋなる。このことは又ドリフト層９がドレイン領
域３と同じ導ＷｔＩｊでしかも低濃度であるため、ｉｍ
記界面における空乏層がドリフト層９内にあまり深く形
成されないようＫｌｋす、したがって層広い空乏層がＷ
ＩＳ成されかいことｋより、耐圧に＠界が〒で（ｂとも
考え臥れふ。
ｌｋＸ ウＫ Ｖ −ｘ 、 Ｆ ｖイｙｆｌｌＦｉ、
領域８ Ｆす７ト層９によって連続していふめで、高
電圧のもとでの動作＠に訃けふ耐圧社、領竣８とドリフ
ト層９との界面Ｋかける耐圧能力によって決定されフ、
＋橙わちこの界面での耐圧がこの種トリンジスＩの耐圧
の限界と１にふ。ところがこのような構成によふと前記
した界面で電界集中が生じふ。特に点Ａにおいて電界が
裏か（な秒、これによって耐圧の上限が限定されてしま
うようｋなる。このことは又ドリフト層９がドレイン領
域３と同じ導ＷｔＩｊでしかも低濃度であるため、ｉｍ
記界面における空乏層がドリフト層９内にあまり深く形
成されないようＫｌｋす、したがって層広い空乏層がＷ
ＩＳ成されかいことｋより、耐圧に＠界が〒で（ｂとも
考え臥れふ。
この発明＃ｉ１１；電圧下の動作によっても耐圧の向上
を８ｉＩることを目的とすふものであり０この発明はゲ
ー）１１１１ｉの直下において、ソース領域と）１７１
層との閲忙しきい値の高い領域すなわち高濃度のＩＪＩ
竣と、との領域とは異なふ導電型でしきｂ値の低い領域
すなわち低濃度の債埴を形成中すことＫよって耐圧の向
上を図ふことを特徴と−Ｆふ。
を８ｉＩることを目的とすふものであり０この発明はゲ
ー）１１１１ｉの直下において、ソース領域と）１７１
層との閲忙しきい値の高い領域すなわち高濃度のＩＪＩ
竣と、との領域とは異なふ導電型でしきｂ値の低い領域
すなわち低濃度の債埴を形成中すことＫよって耐圧の向
上を図ふことを特徴と−Ｆふ。
この発明の実施例を第２図以降の各図によって説明＋ふ
、な訃第１図と同じ符号を附した部分は同−又は対応中
す部分を指す、第２図に示す構成において、領域８？ゲ
ージ電１ｉ６の直下Ｋｌ＄６成すふとともｙｃ′、ｙｔ
＜ゲート電極６の直下に基板１と連続＋る領域ｌＯを形
成させふ。ことにＩＩＩ埴８は基板１の同じ導電型であ
って高濃度であるのに対して、基板ｌは低濃度であふか
ら、領域８はしきい値の高い領域４領域ｌＯはしきい値
の低い領域となふ、ソース領域すとドリフト層９との闇
に両領竣８．１０が位ＩＦ＋Ｊ、ことに′ｌｋふ。
、な訃第１図と同じ符号を附した部分は同−又は対応中
す部分を指す、第２図に示す構成において、領域８？ゲ
ージ電１ｉ６の直下Ｋｌ＄６成すふとともｙｃ′、ｙｔ
＜ゲート電極６の直下に基板１と連続＋る領域ｌＯを形
成させふ。ことにＩＩＩ埴８は基板１の同じ導電型であ
って高濃度であるのに対して、基板ｌは低濃度であふか
ら、領域８はしきい値の高い領域４領域ｌＯはしきい値
の低い領域となふ、ソース領域すとドリフト層９との闇
に両領竣８．１０が位ＩＦ＋Ｊ、ことに′ｌｋふ。
上記の纜ｔによふと、第１図の構成のように領域８とド
リフト層９とが互！／ｓＫ接してｂ″＆いので。
リフト層９とが互！／ｓＫ接してｂ″＆いので。
その界面が存在しなｈととＫｆｋす、したがってその界
面のｌＩ：Ｌに電界が集中しなりようになふ。すなわち
電界は領域１０に分散するよう＃ｃ１に石ので°、耐圧
Ｆｉｌ！に向上すふ。このことは又次のようにも考えら
れふ。＋なわちドリフト層９Ｆｉとれと反対の導電型の
ｌＩ竣と接合すふのけ領域１０であるから、＊域１ｏ２
ドリフト層９との接合面が界面となふが、領域１ｏＦｉ
低濃度であみから、空乏層はドリフト層９．領域ＩＱｆ
＞両方に深く形成され為ようになり、それだけ空乏層の
幅が広くなふことにより耐圧が更に向上すると考えられ
るのであみ。
面のｌＩ：Ｌに電界が集中しなりようになふ。すなわち
電界は領域１０に分散するよう＃ｃ１に石ので°、耐圧
Ｆｉｌ！に向上すふ。このことは又次のようにも考えら
れふ。＋なわちドリフト層９Ｆｉとれと反対の導電型の
ｌＩ竣と接合すふのけ領域１０であるから、＊域１ｏ２
ドリフト層９との接合面が界面となふが、領域１ｏＦｉ
低濃度であみから、空乏層はドリフト層９．領域ＩＱｆ
＞両方に深く形成され為ようになり、それだけ空乏層の
幅が広くなふことにより耐圧が更に向上すると考えられ
るのであみ。
領域８＃−ｉ従来でｄソースｉｌｒ械ｌの全肩囲に形成
していふが、必ずし４千の必要はな（、第２図に示すよ
うにドリフト層９に向−ｂｈい合う面及びソース領域１
の下面にわたふ節回であってもよい。又第３図に示すよ
うにドリフト層９に向かい合う面、！Ｊ（Ｆｉ第４図に
示すようにソース―塚１とドリフト層９との闇のいずれ
かの個所Ｋｌｋ成してもよい。
していふが、必ずし４千の必要はな（、第２図に示すよ
うにドリフト層９に向−ｂｈい合う面及びソース領域１
の下面にわたふ節回であってもよい。又第３図に示すよ
うにドリフト層９に向かい合う面、！Ｊ（Ｆｉ第４図に
示すようにソース―塚１とドリフト層９との闇のいずれ
かの個所Ｋｌｋ成してもよい。
いずれにしてもゲート電１ｉｉ６の直下のしきい値電圧
をエンハンスメントＷ４にすればよい。
をエンハンスメントＷ４にすればよい。
以上の４ＩＰ実施例ではいずれもＮチャンネルＭＯ８と
して説明したが、これに＠ちれる屯のではなくＰ４−ヤ
ンネＡ／ＭＯＳ Ｋついてもこの発明は適用でき石。
して説明したが、これに＠ちれる屯のではなくＰ４−ヤ
ンネＡ／ＭＯＳ Ｋついてもこの発明は適用でき石。
以上詳述しえようにこの発明に・よればドリフト層を備
えた櫃故にシミて、その耐圧をＷＩｌｃ向上させふとと
ができふ効果が得ちれふ。
えた櫃故にシミて、その耐圧をＷＩｌｃ向上させふとと
ができふ効果が得ちれふ。
第１ｖＩＪ＃ｉ従来例の断面図、第２図はこの発明の実
施例を飛す断面図、第３図、菖４図は別の実施例を示す
断面図であふ。 ｌ−基板、２・・・・・・ソース領域、 ３−・ドレイ
ン領械、６−・ゲート電極、８−・−・高濃度の領域。
施例を飛す断面図、第３図、菖４図は別の実施例を示す
断面図であふ。 ｌ−基板、２・・・・・・ソース領域、 ３−・ドレイ
ン領械、６−・ゲート電極、８−・−・高濃度の領域。
Claims (1)
- 一導電型の基板に、前記基板とけ異なる導電型のソース
領域並びにドレイン領域を、又前記ドレイン領域に連々
って前記ドレイン領域と同じ導電型で低濃度のドリフト
層を、ＰＫゲート１Ｆ極の直下に位着し、＃紀ソース領
域に並んで前記基板と同じ導電型で窩濃廣の領域をそれ
ぞれ有し、この領域と前記ドリフト層との間にあってか
つ前記ゲ−）ｔ［の直下に付着するように、ｉｔｒ記基
板基板じ導電型で低濃度の領域を設けてなる電界効果半
導体装着。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023227A JPS58140165A (ja) | 1982-02-15 | 1982-02-15 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023227A JPS58140165A (ja) | 1982-02-15 | 1982-02-15 | 電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140165A true JPS58140165A (ja) | 1983-08-19 |
Family
ID=12104738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023227A Pending JPS58140165A (ja) | 1982-02-15 | 1982-02-15 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140165A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665418A (en) * | 1983-01-10 | 1987-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
| WO1997013277A1 (de) * | 1995-10-02 | 1997-04-10 | El Mos Elektronik In Mos-Technologie Gmbh | Mos-transistor mit hoher ausgangsspannungsfestigkeit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4937582A (ja) * | 1972-08-07 | 1974-04-08 |
-
1982
- 1982-02-15 JP JP57023227A patent/JPS58140165A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4937582A (ja) * | 1972-08-07 | 1974-04-08 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665418A (en) * | 1983-01-10 | 1987-05-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| US5374843A (en) * | 1991-05-06 | 1994-12-20 | Silinconix, Inc. | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5386136A (en) * | 1991-05-06 | 1995-01-31 | Siliconix Incorporated | Lightly-doped drain MOSFET with improved breakdown characteristics |
| US5514608A (en) * | 1991-05-06 | 1996-05-07 | Siliconix Incorporated | Method of making lightly-doped drain DMOS with improved breakdown characteristics |
| WO1997013277A1 (de) * | 1995-10-02 | 1997-04-10 | El Mos Elektronik In Mos-Technologie Gmbh | Mos-transistor mit hoher ausgangsspannungsfestigkeit |
| US6153916A (en) * | 1995-10-02 | 2000-11-28 | El Mos Elektronik In Mos-Technologie Gmbh | MOS transistor with high output voltage endurance |
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