JPS5814093B2 - パルス逓倍回路 - Google Patents

Description

【発明の詳細な説明】 この発明はパルス逓倍回路に関する。

ところで、物体の速度に比例したパルス周波数を得るパ
ルス発生器は機械的な要因を多く持つため、高周波数を
精度的にも満足して得ることは非常に困難である。

一般にパルス発生器の応答周波数は２００ＫＨｚ程度が
実用限度であるため、これ以上の周波数を必要とする場
合は逓倍回路で出力パルスを逓倍する必要がある。

この逓倍に関し、従来はパルス発生器の出力信号である
９０゜位相差の２系列パルスのタイミングを検出する論
理回路を構成しているが、この方式では４倍までの逓倍
能力しかない。

また、高精密速度制御においては比例一積分制御が一般
に採用されている。

この場合、比例一積分ともにアナログ方式の場合もある
が、アナログ制御におけるドリフト除去のために、積分
をデイジタルで行なう方式も一般に行なわれている。

しかして、アナログ比例制御に必要な速度検出には一般
に速度発電機が用いられているが、速度発電機の出力電
圧には回転リプル、温度ドリフト等が含まれるため、こ
れを用いたフィードバック制御では確保できるゲインに
大きな制約を与えている。

また、比例制御をデイジタルで実現すれば上記の欠点は
除去されるが、アナログ比例制御で実現していた連続性
とデイジタル系にして確保しようとする分解能を得るた
めには、サンプリング時間工Ｏミリ秒、検出分解能３０
０００程度のサンプリング速度検出が必要となる。

この速度検出は、従来の４倍を上限とするパルス逓倍回
路と、２００ＫＨｚ程度を実用の上限とするパルス発生
器の組合せでは不可能である。

上述のように、デイジタル速度制御装置において、精密
な速度制御を行なう比例一積分速度制御回路を構成する
上では高分解のデイジタル式速度検出が必要であり、ま
た、これに伴なって高周波のフィードバックパルスが必
要になるが、現状のパルス発生器の応答周波数としては
２００ＫＨｚ程度が実用限度であり、機械的にこれ以上
の周波数を得ることは困難であるため、電気的に周波数
を倍増するパルス逓倍回路が必要になって来ている。

よって、この発明の目的はパルス出力の逓倍能力を飛躍
的に向上させぬパルス逓倍回路を提供することにある。

以下にこの発明を説明する。

この発明は、入カパルス列の周期毎にその微分信号を発
生する微分信号発生回路と、基準となる高周波パルスを
発生する発振器と、■パルス周期の長さを測定する第１
のカウンタと、その長さの１／ｎの内容を保持するメモ
リ回路と、基準パルスを計数してメモリ回路のメモリ値
に等しくなる毎にリセットされる第２のカウンタと、メ
モリ値との比較を行ない一致する毎に１パルスを発生す
る比較回路と、入カパルス列の１パルス周期中に出力す
るパルス数を計数する第３のカウンタとを設け、入カパ
ルス列の最後のパルス間隔の１／ｎ間隔のパルス列を発
生させるようにしたものである。

すなわち、この発明の一実施例を示す添付図において、
１０１は基準となる一定周波数（８ＭＨｚ）のパルスを
発振出力する水晶発振器、１０７は入カパルス列ｆｉの
微分信号ＤＳを得る微分信号発生回路、１０２は入カパ
ルス列ｆｉの周期を測定するための２進カウンタ（１６
ビット）、１０３は２進カウンタ１０２の計数出力を保
持するメモリ回路（１２ビット）、１０５は出力パルス
の周期を決めるための２進カウンタ（１２ビット）、１
０４はメモリ回路１０３の出力と２進カウンタ１０５の
出力とを比較する比較回路（１２ビット）、１０６は出
力パルス数を計数監視するための２進カウンタ（４ビッ
ト）、１０８〜１１２はそれぞれゲート回路である。

このような構成において、２進カウンタ１０２は水晶発
振器１０１の出力パルスをゲート回路１０８を介して常
時計数し、入カパルス列ｆｉの１パルス周期毎に微分信
号発生回路１０７から出力される微分信号ＤＳによりリ
セットされる。

しかして、メモリ回路１０３はリセットされる寸前の２
進カウンタ１０２の内容を４ビット（３Ａ）ずらした格
好で保持する。

ここに、メモリ回路１０３の内容は入カパルス列ｆｉの
最後のパルス周期のκの長さを表わしている。

また、２進カウンタ１０５は２進カウンタ１０２と同じ
タイミングで水晶発振器１０１の出力パルスを計数する
が、メモリ回路１０３との内容を比較回路１０４で比較
して等しい内容になった時、ゲート回路１０９を介して
リセットされる。

すなわち、入力パルス列ｆｉの各パルス周期について、
その前後の周期変動がκ以内であるならば、比較回路１
０４の一致出力信号ＣＳは入カパルス列Ｆｉの１パルス
周期中に１５回出力される。

ところが、２進カウンタ１０２の容量により決まる最低
入力周波数以下の周波数時には、ゲート回路１０８を閉
じて２進カウンタ１０２を最大値に保持しているので、
このままでは比較回路１０４の一致出力信号ＣＳは入カ
パルス列ｆｉの１パルス周期中に１６回以上出力される
場合がある。

ここにおいて、２進カウンタ１０６は比較回路１０４の
一致出力信号ＣＳを計数し、「１５」計数した時点でゲ
ート回路１１０及び１１１を閉じる働きをするため、１
６回目からの一致出力信号ＣＳは阻止される。

また、２進カウンタ１０６は入力パルス列ｆｉの１パル
ス周期毎にリセットされる。

ゲート回路１１２は比較回路１０４の一致出力信号ＣＳ
と、微分信号発生回路１０７からの微分信号ＤＳを通す
ためのゲート回路であり、その出力としては入カパルス
列ｆｉの１パルス周期中に常時１６個のパルス列つまり
１６ｆｉとして出力される。

かくして、この発明のパルス逓倍回路によれば入力パル
ス列に対して１６倍に逓倍された信号を得ることができ
る。

なお、水晶発振器１０１の発振周波数及び各カウンタ、
メモリ回路、比較回路の各容量を変えるこことにより、
逓倍可能な周波数範囲を広げることもでき、逓倍後の出
力パルスについてデューテイ５０％のパルス波を得たい
場合には、比較回路１０４の一致出力信号ＣＳをフリツ
プフロツプを通して出力するようにすればよい。

【図面の簡単な説明】

図はこの発明の一実施例を示す回路構成図である。 １０１……水晶発振器、１０２，１０５，１０６……２
進カウンタ、１０３……メモリ回路、１０４……比較回
路。

Claims (1)

【特許請求の範囲】
1. １ 人カパルス列の周期毎にその微分信号を発生する微
   分信号発生回路と、基準となる高周波パルスを発生する
   発振器と、１パルス周期の長さを測定する第１のカウン
   タと、その長さの１／ｎの内容を保持するメモリ回路と
   、前記基準パルスを計数して前記メモリ回路のメモリ値
   に等しくなる毎にリセットされる第２のカウンタと、前
   記メモリ値との比較を行ない一致する毎に１パルスを発
   生する比較回路と、前記比較回路の出力パルスを計数し
   、過出力を抑制する第３のカウンタとを具え、前記入力
   パルス列の最後のパルス間隔の１７ｎ間隔のパルス列を
   発生させるようにしたことを特徴とするパルス逓倍回路
   。