JPS58145162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58145162A JPS58145162A JP57027615A JP2761582A JPS58145162A JP S58145162 A JPS58145162 A JP S58145162A JP 57027615 A JP57027615 A JP 57027615A JP 2761582 A JP2761582 A JP 2761582A JP S58145162 A JPS58145162 A JP S58145162A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor layer
- impurity
- insulating film
- insulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にショットキ
バリアゲート電界効果トランジスタ（ＭＥＳ ＦＥＴ
）の忙造方法に係る。
バリアゲート電界効果トランジスタ（ＭＥＳ ＦＥＴ
）の忙造方法に係る。
砒化ガリウム（ＧＩＬＡＩＩ） ｋ用いたＭＥＳ ＦＥ
Ｔは現在、マイクロ波通信（桟器における中心デバイス
として使用されている。近年、このＧａＡｇ ＭＥＳ
ＦＥＴとＧＫＡｌｌダイオードを一素子上に集積化し、
ギガビット信月全処舟しうる果和肋路（ＩＣ）、特に尚
速ロジックやメモリの開発がカ１発に行なわれ、これら
のＧａＡｓＩＣを用いて剖算磯の＾連化や通信システム
の高性能化が実現できる川筋性が出てきｆｃｏこの様な
ＧａＡｓＩＣにおいては消費電力の小はいエンハンスメ
ント型ＦＥＴ（Ｅ−ＦＥＴ） ｋ用いる心安がある。し
かしながらＥ−ＦＥＴの性能は、Ｉｉ’ Ｅ Ｔのソー
スとゲート間、ゲートとドレイン間の長さＫよりそのシ
リーズ抵抗が決定されるため、それらの距離により平均
−金生じる。また、シリーズ抵抗が太きいとＥ−ＦＥＴ
の性能が非常に悪くなるが現状のリソグラフィー技術で
は量産ベースで考えるとソ・−スとゲート間、ゲートと
ドレイン間の距離は１．（）ｆｏ・２ミクロンメートル
程度となり、Ｅ−ＦＥＴの性能向上はこれ以上期待でき
ないところまできている。
Ｔは現在、マイクロ波通信（桟器における中心デバイス
として使用されている。近年、このＧａＡｇ ＭＥＳ
ＦＥＴとＧＫＡｌｌダイオードを一素子上に集積化し、
ギガビット信月全処舟しうる果和肋路（ＩＣ）、特に尚
速ロジックやメモリの開発がカ１発に行なわれ、これら
のＧａＡｓＩＣを用いて剖算磯の＾連化や通信システム
の高性能化が実現できる川筋性が出てきｆｃｏこの様な
ＧａＡｓＩＣにおいては消費電力の小はいエンハンスメ
ント型ＦＥＴ（Ｅ−ＦＥＴ） ｋ用いる心安がある。し
かしながらＥ−ＦＥＴの性能は、Ｉｉ’ Ｅ Ｔのソー
スとゲート間、ゲートとドレイン間の長さＫよりそのシ
リーズ抵抗が決定されるため、それらの距離により平均
−金生じる。また、シリーズ抵抗が太きいとＥ−ＦＥＴ
の性能が非常に悪くなるが現状のリソグラフィー技術で
は量産ベースで考えるとソ・−スとゲート間、ゲートと
ドレイン間の距離は１．（）ｆｏ・２ミクロンメートル
程度となり、Ｅ−ＦＥＴの性能向上はこれ以上期待でき
ないところまできている。
本発明はＧａＡｓ ＭＥＳ ＦＥ’Ｔの新しい製造方法
を提供するものであシ、その特徴とするところは、Ｇａ
Ａｓ中において一導電性不純物となりうる不純物を含む
５ｉｎ２等の化合物をゲート電極を含むＧａＡｓ上に被
沼し高温で熱処理することにより、化合物中に含まれる
前記不純物をＧａＡｇ中に拡散させ、もって高函度の不
純物を含む丁なわち、低抵抗ＧａＡｓ層全ゲートにほと
んど接する様に形成することによりＥ−ＦＥＴのシリー
ズ抵抗を低減し、Ｅ −ＦＥＴの性能を向上させるとこ
ろにある。
を提供するものであシ、その特徴とするところは、Ｇａ
Ａｓ中において一導電性不純物となりうる不純物を含む
５ｉｎ２等の化合物をゲート電極を含むＧａＡｓ上に被
沼し高温で熱処理することにより、化合物中に含まれる
前記不純物をＧａＡｇ中に拡散させ、もって高函度の不
純物を含む丁なわち、低抵抗ＧａＡｓ層全ゲートにほと
んど接する様に形成することによりＥ−ＦＥＴのシリー
ズ抵抗を低減し、Ｅ −ＦＥＴの性能を向上させるとこ
ろにある。
以下に、本発明′ｆｔ笑施例を用いて説明しよう。
第１図は本発明の詳細な説明するためのものである。ｙ
１図（、）において、高抵抗ＧａＡｓ基板１上に形成さ
れたＮ形導電性ＧａＡｇ層２上に、ＷＴｉ合金等の劇火
性金属をショットキ接合メタルとするゲート電極３を設
ける。Ｎ形溝電性ＧａＡｓ基板の不純物濃度とその厚さ
は、該ＧａＡｓ層２とゲート電！３とのショットキ接合
により、該ＧａＡｓ／ｄ２に生じる空乏層が前記ＧａＡ
ｓ基板１に達するように、前記ＧａＡａｊ曽２の不純物
濃度とその厚さを選んでやればＥ−ＦＥＴを形成するこ
とができる。一般に、該ＧａＡｓ層２の不純物濃度は５
〜１０ Ｘ １０１７（７）−３程度であシ、その厚さ
は０．０５〜０．１μｍ程度である。またゲート電極の
長さは一般に０５〜１．０μｍ程度である。次に第１図
（ｂ）に示すように前記のゲート′ｗＬ極３を種ってＮ
形ＱａＡａｊ＃上に例えば２酸化シリ＝＋ｙ（ＳｉＯ２
）等の絶縁膜４を化学的気相成長法、いわゆるＣＶＤ法
により被着させる。このとき、ゲート電＋ｉｋ３の側面
に被着きれた絶縁膜４の厚さが他の部分に被着した絶縁
膜４の厚さに比べていちじるしく薄くないことが重要で
ある。次に第１図（ｃｌに示すように、前記の絶縁膜４
を異方性ドライエツチング技術を用いて除去するが、こ
の時ゲート電極３の側面にはＰ３縁膜４のエツチングき
れない部分（エッチ残り）５ができる。次に第１図（ｄ
）に示すように、前記ゲート電４Ｍ３、エッチ残シ５、
Ｎ形ＧａＡｓ層２を穆って、ＧａＡｓ層中においてＮ形
不純物となりうる例えばスズＳｎ等の不純物を含む５ｉ
ｎ２の絶縁膜６を被着させた後、６００℃以上の温度で
数分以上熱処理し、前記の絶縁膜６中に含まれる前記の
不純物をＮ形ＧａＡａ中に拡散せしめ、高濃度不純物を
含む低抵抗拡散層７全形成せしめる。第２図にＳｎ’ｉ
含む５ｉ０２’ｉＮ形ＧａＡｓ層に被着し、８００℃、
１５分間の熱処理に＃１した時のＳｎの拡散層のキャリ
アプロファイルを示す。第２図の横軸は表面からの深さ
、縦軸はキャリア濃度を示す。第２図において、Ｎ形Ｇ
ａＡｓ層のキャリア濃度Ｉ Ｘ ｌ Ｏ”ｔｌｎ””に
Ｓｎの拡散によシ生じたキャリア濃度１×１０ＩＩ１ロ
ー３程度の拡散層が表面からの深さ約０．１５μｍの深
ざまで形成されていることがわかる。この拡散深さｔｄ
は熱処理温度と熱処理時間によυ決ま９、Ｎ形ＧａＡａ
層の深さ方向だけでなく横方向にも同程関の拡散波がり
を生じる。従って、本発明においてはこの拡散深さｔｄ
が第１図（Ｃ）に示したエッチ残り５のＮ形ＧａＡｓ層
２上に接する部分の長さｔｃと比べて、ｔｃ）ｔｃｌな
ることが必要である。この様な条件は、前記絶縁膜４の
厚さと、前Ｈピの熱処理濃度と熱処理時間とを選択する
ことにより容易に用油である。次に第１図（ｅ）に示す
ようにゲート’［極３およびエッチ残り５上の絶縁膜６
を除去する。この時、ゲート電極３およびエッチ残シ５
上の絶縁膜６の厚さはＮ形ＧａＡｓ層上の絶縁膜６の厚
さよりもう丁いためゲート電極３およびエッチ残シ５上
の絶縁膜を除去してもＮ形Ｇａｐｓ層上の絶縁膜６は残
る。この絶縁膜６の一部エッチングする工程は電気的に
リーク電流全減少させるためのものであるが、絶縁膜６
中に言まれる不刹物の量が少なければ、一部エッチング
せずにゲート電極３およびエッチ残シ５上に絶縁膜６を
残しておいてもよい。次に、絶縁膜６の一部を写Ｊｉｃ
負刻法により除去してソース電極８およびドレインｉｔ
！９をゲート電極３をはさむように形成するとＦＥＴが
完成する。本発明によるＦＥＴの製造方法においては、
低抵抗のＧａＡｌ１層７がゲート電極近傍まで達してお
り、ゲートとソース電極間、ゲートとドレインＩＩ！極
間のシリーズ抵抗を低減させるためにＦＥＴの性能を向
上さすことができる。本発明は、ティプレッション型Ｆ
ＥＴ（Ｄ−ＦＥＴ）に適用してもシリーズ抵抗を低減妊
せ、性能全向上きせる効果がある。
１図（、）において、高抵抗ＧａＡｓ基板１上に形成さ
れたＮ形導電性ＧａＡｇ層２上に、ＷＴｉ合金等の劇火
性金属をショットキ接合メタルとするゲート電極３を設
ける。Ｎ形溝電性ＧａＡｓ基板の不純物濃度とその厚さ
は、該ＧａＡｓ層２とゲート電！３とのショットキ接合
により、該ＧａＡｓ／ｄ２に生じる空乏層が前記ＧａＡ
ｓ基板１に達するように、前記ＧａＡａｊ曽２の不純物
濃度とその厚さを選んでやればＥ−ＦＥＴを形成するこ
とができる。一般に、該ＧａＡｓ層２の不純物濃度は５
〜１０ Ｘ １０１７（７）−３程度であシ、その厚さ
は０．０５〜０．１μｍ程度である。またゲート電極の
長さは一般に０５〜１．０μｍ程度である。次に第１図
（ｂ）に示すように前記のゲート′ｗＬ極３を種ってＮ
形ＱａＡａｊ＃上に例えば２酸化シリ＝＋ｙ（ＳｉＯ２
）等の絶縁膜４を化学的気相成長法、いわゆるＣＶＤ法
により被着させる。このとき、ゲート電＋ｉｋ３の側面
に被着きれた絶縁膜４の厚さが他の部分に被着した絶縁
膜４の厚さに比べていちじるしく薄くないことが重要で
ある。次に第１図（ｃｌに示すように、前記の絶縁膜４
を異方性ドライエツチング技術を用いて除去するが、こ
の時ゲート電極３の側面にはＰ３縁膜４のエツチングき
れない部分（エッチ残り）５ができる。次に第１図（ｄ
）に示すように、前記ゲート電４Ｍ３、エッチ残シ５、
Ｎ形ＧａＡｓ層２を穆って、ＧａＡｓ層中においてＮ形
不純物となりうる例えばスズＳｎ等の不純物を含む５ｉ
ｎ２の絶縁膜６を被着させた後、６００℃以上の温度で
数分以上熱処理し、前記の絶縁膜６中に含まれる前記の
不純物をＮ形ＧａＡａ中に拡散せしめ、高濃度不純物を
含む低抵抗拡散層７全形成せしめる。第２図にＳｎ’ｉ
含む５ｉ０２’ｉＮ形ＧａＡｓ層に被着し、８００℃、
１５分間の熱処理に＃１した時のＳｎの拡散層のキャリ
アプロファイルを示す。第２図の横軸は表面からの深さ
、縦軸はキャリア濃度を示す。第２図において、Ｎ形Ｇ
ａＡｓ層のキャリア濃度Ｉ Ｘ ｌ Ｏ”ｔｌｎ””に
Ｓｎの拡散によシ生じたキャリア濃度１×１０ＩＩ１ロ
ー３程度の拡散層が表面からの深さ約０．１５μｍの深
ざまで形成されていることがわかる。この拡散深さｔｄ
は熱処理温度と熱処理時間によυ決ま９、Ｎ形ＧａＡａ
層の深さ方向だけでなく横方向にも同程関の拡散波がり
を生じる。従って、本発明においてはこの拡散深さｔｄ
が第１図（Ｃ）に示したエッチ残り５のＮ形ＧａＡｓ層
２上に接する部分の長さｔｃと比べて、ｔｃ）ｔｃｌな
ることが必要である。この様な条件は、前記絶縁膜４の
厚さと、前Ｈピの熱処理濃度と熱処理時間とを選択する
ことにより容易に用油である。次に第１図（ｅ）に示す
ようにゲート’［極３およびエッチ残り５上の絶縁膜６
を除去する。この時、ゲート電極３およびエッチ残シ５
上の絶縁膜６の厚さはＮ形ＧａＡｓ層上の絶縁膜６の厚
さよりもう丁いためゲート電極３およびエッチ残シ５上
の絶縁膜を除去してもＮ形Ｇａｐｓ層上の絶縁膜６は残
る。この絶縁膜６の一部エッチングする工程は電気的に
リーク電流全減少させるためのものであるが、絶縁膜６
中に言まれる不刹物の量が少なければ、一部エッチング
せずにゲート電極３およびエッチ残シ５上に絶縁膜６を
残しておいてもよい。次に、絶縁膜６の一部を写Ｊｉｃ
負刻法により除去してソース電極８およびドレインｉｔ
！９をゲート電極３をはさむように形成するとＦＥＴが
完成する。本発明によるＦＥＴの製造方法においては、
低抵抗のＧａＡｌ１層７がゲート電極近傍まで達してお
り、ゲートとソース電極間、ゲートとドレインＩＩ！極
間のシリーズ抵抗を低減させるためにＦＥＴの性能を向
上さすことができる。本発明は、ティプレッション型Ｆ
ＥＴ（Ｄ−ＦＥＴ）に適用してもシリーズ抵抗を低減妊
せ、性能全向上きせる効果がある。
本製造方法はＧａＡｇ ＦＥＴの製造のみでな（ＩｎＰ
等の他の半導体ｔｉｔ用して作られるＦＥＴやダイオー
ドのＪＪＩ造にも適することは明らかである。
等の他の半導体ｔｉｔ用して作られるＦＥＴやダイオー
ドのＪＪＩ造にも適することは明らかである。
本製造方法においては、シリーズ抵抗の低減を訂るため
に、ゲート電極とソース電極およびドレイン電極とを非
常に近くに位置させる必要はなく、これらの位置合せが
簡単になるために、位置合せの自動化が割れ、ｉＴの性
能の均一化が酎れると共に、高い製造歩留を得ることが
できる。
に、ゲート電極とソース電極およびドレイン電極とを非
常に近くに位置させる必要はなく、これらの位置合せが
簡単になるために、位置合せの自動化が割れ、ｉＴの性
能の均一化が酎れると共に、高い製造歩留を得ることが
できる。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するだ
めの図である。第２図は、一実施例を説明するに際し、
その亜要点全貌明するに使用するグラフである。 −計電極、４は絶縁膜、５は絶縁膜４のエッチ残り、６
はＧａＡｓ中において一導電形不純物となシうる不純物
金倉む絶縁膜、７は低抵抗拡散層、８はソース電極、９
はドレイン電極である１、１す；１人ブｒ理士 内 原
晋 ℃１ ん／ 表面、カバ物深−！（ＰＬン
めの図である。第２図は、一実施例を説明するに際し、
その亜要点全貌明するに使用するグラフである。 −計電極、４は絶縁膜、５は絶縁膜４のエッチ残り、６
はＧａＡｓ中において一導電形不純物となシうる不純物
金倉む絶縁膜、７は低抵抗拡散層、８はソース電極、９
はドレイン電極である１、１す；１人ブｒ理士 内 原
晋 ℃１ ん／ 表面、カバ物深−！（ＰＬン
Claims (1)
- 一導電形半導体層にショットキ接合電４１ｉＩｌ！全形
成する工程と、該電極を様って第１の絶縁物を該半導体
層上に被着する工程と、該絶縁物全異方性ドライエツチ
ング法によシ前記電極の近接部のみを・残して除去する
工程と、該残された前記絶棒物および前記電極を覆って
前記−導電形牛導体と半導体中にお匹て同一の導電形に
なりうる不純物を含む第２の絶縁物全前記半導体層に被
着する工程と、熱処理して第２の絶縁物中の不純物全前
記半導体層に拡散せしめる工程と、該不純物が拡赦され
た半導体層上に少くとももう一つの１ｊＬ＠ｉｋ設ける
工程とからなることを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027615A JPS58145162A (ja) | 1982-02-23 | 1982-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027615A JPS58145162A (ja) | 1982-02-23 | 1982-02-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58145162A true JPS58145162A (ja) | 1983-08-29 |
Family
ID=12225836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027615A Pending JPS58145162A (ja) | 1982-02-23 | 1982-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145162A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107867A (ja) * | 1983-11-16 | 1985-06-13 | Hitachi Ltd | 半導体装置とその製法 |
| JPS6215863A (ja) * | 1985-07-12 | 1987-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 自己整合金属−半導体電界効果トランジスタの製造方法 |
| JPS62239586A (ja) * | 1986-04-07 | 1987-10-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｆｅｔデバイスの製造方法 |
| JPS6377113A (ja) * | 1986-09-20 | 1988-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1982
- 1982-02-23 JP JP57027615A patent/JPS58145162A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107867A (ja) * | 1983-11-16 | 1985-06-13 | Hitachi Ltd | 半導体装置とその製法 |
| JPS6215863A (ja) * | 1985-07-12 | 1987-01-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 自己整合金属−半導体電界効果トランジスタの製造方法 |
| JPS62239586A (ja) * | 1986-04-07 | 1987-10-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｆｅｔデバイスの製造方法 |
| JPS6377113A (ja) * | 1986-09-20 | 1988-04-07 | Fujitsu Ltd | 半導体装置の製造方法 |
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