JPS634683A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電界効果トランジスタ、特に高周波用かつ電
力増幅用の電界効果トランジスタに関する。

（従来の技術） 電界効果トランジスタ、例えばＭＯ８型電界効果トラン
ジスタ（以下、ＭＯＳＦＥＴと称する）の高周波特性を
向上させるためには、ゲート抵抗Ｒｇ、ソース抵抗Ｒ５
，ゲート入力容量Ｃ１５ｓをそれぞれ小さくし、かつ伝
達フンダクタンスｇｍを大きくする必要がある。このた
め、高周波用のＭＯＳＦＥＴではゲート電極に対してソ
ース、ドレイン領域を自己整合的に形成することが必要
不可欠であり、従って、このようなＭＯＳＦＥＴではモ
リブデン（ＭＯ）、タングステン（Ｗ）、タンタル（Ｔ
ａ）、チタン（Ｔ　ｉ　）等の高融点金属とシリコンと
の化合物材料でゲートＮ極層電体層るようにしている。

すなわち、自己整合的にソース、ドレイン領域を形成す
る際には、ゲート電極をマスクにして不純物イオンを基
板に対してイオン注入した後、１０００℃前後の高温ア
ニールを行なって注入イオンを活性化するための加熱工
程が入る。ところが、電極材料として一般に広く利用さ
れているアルミニューム等の低融点金属でゲートＮ極を
構成した場合には、この加熱工程の際にゲート電極が溶
解してしまう。従って、自己整合的にソース、ドレイン
領域を拡散形成する場合には高融点金属材料を用いてゲ
ート電極を構成する必要がある。

さらに大電力を取り扱う電力増幅用の ＭＯＳＦＥＴでは、伝達フンダクタンスｇｅｔを太き（
し、熱抵抗を小さくするため、小さなＦＥＴセルを複数
並列に接続して構成することが行われている。

第３図は高融点金属材料を用いてゲート電極を構成した
従来の高周波用並びに電力増幅用のＭＯＳＦＥＴの構成
を示すものであり、第３図（ａ）はパターン平面図、第
３図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った断面図で
ある。図において、４０はＰ＋型のシリコン基板、４１
はＰ型のシリコンエピタキシャル層、４２はゲート用シ
リコン酸化躾、４３は高融点金属例えばモリブデンとシ
リコンとの化合物からなるゲート電極層、４４は層間絶
縁膜、４５はアルミニュームなどの金属からなるソース
電極、４６は同じくトレイン電極、４７は図示しないド
レイン層と上記ドレイン電極４６とのコンタクトホール
、４８は図示しないソース層と上記ソース電極４５との
コンタクトホール、４９はゲート取り出し用ボンディン
グ電極、５０は上記ゲート電極層４３と上記ゲート取り
出し用ボンディング電極４９とのコンタクトホール、５
１はドレイン取り出し用ボンディング電極、５２はソー
ス取り出し用ボンディング電極である。

ところで、高融点金属とシリコンとの化合物材料でゲー
ト電極を構成したＭＯＳＦＥＴでは、ゲーｔｉ電極の比
抵抗がアルミニュームなどと比べて約２ないし数百倍も
大きくなってしまう。また、比抵抗が比較的小さなモリ
ブデンやタングステンなどでは水との反応性が強く、半
導体装置の製造に使用するには信頼性が不十分である。

このため、従来の電界効果トランジスタではゲート抵抗
Ｒａを十分に小さくすることができず、この結果、高周
波特性が制限されていた。特に、大電力用の複数セル形
の場合には、各セルのゲート相互間の配線もゲートＮ極
層で行われているため、ゲート取り出し用ボンディング
電極から遠く離れたセルはど、また同じセルでもボンデ
ィング電極から離れる程、配線の抵抗が増加する。この
ため、高周波特性が悪化し、セル間の動作のバランスも
悪くなり、高周波出力が十分に取出せないという問題が
ある。

さらに、低ノイズの為周波用電界効果トランジスタでは
、ゲート抵抗が高くなることにより、ノイズが十分に低
くならないという問題が発生する。

（発明が解決しようとする問題点） このように従来の電界効果トランジスタではゲート抵抗
を低くすることができず、これにより高出力化、低ノイ
ズ化が容易に行なえないという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的はゲート抵抗を十分に低くすることがで
き、これにより高出力化、低ノイズ化を容易に達成する
ことができる電界効果トランジスタを提供することにあ
る。

〔発明の構成〕

（問題点を解決するための手段） この発明の電界効果トランジスタは、第１導電型の半導
体基体と、上記基体の表面に設けられた第２導電型のド
レイン、ソース層と、上記ドレイン、ソース層相互間に
設定された第１導電型のチャネル領域と、上記チャネル
領域上にゲート絶縁膜を介して設けられ、かつチャネル
領域外に位置する延在部を有するゲート電極用導電体層
と、上記ゲート電極用導電体層を覆うようにして設けら
れる１１間絶縁膜と、上記層間絶縁膜に対して開口され
た開口部を通じて上記ゲート電極用導電体層に接続され
るゲート電極取り出し用導電体層と、上記層間絶縁膜に
対して開口された上記とは異なる開口部を通じて上記ゲ
ート電極用導電体層に接続され、上記ゲート電極取り出
し用導電体層とは直接に接続されない導電体層とから構
成されている。

（作用） この発明の電界効果トランジスタでは、比抵抗が小さな
導電体層をゲート電極用導電体層に並列に接続すること
により低ゲート抵抗を実現するようにしたものである。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明に係る電界効果トランジスタをＭＯ８
型電界効果トランジスタに実施した場合の構成を示すも
のであり、第１．１ｆｆｉ（ａ）はパターン平面口、第
１図（ｂ）は同図（ａ）のＡ−Ａ’線に沿った断面図、
第１図（Ｃ）は同図（ａ）のＢ−８’線に沿った断面図
である。図において、１０はＰ型不純物を高濃度に含む
Ｐ＋型のシリコン基板、１１はこの基板１０上にエピタ
キシャル法によって形成されたＰ型のシリコンエピタキ
シャル層である。１２はこのシリコンエピタキシャル層
１１の表面にボロン（Ｂ）をイオン注入して形成された
Ｐゝ型のチャネルストッパ層であり、このチャネルスト
ッパ層１２はチャネルｉ域を囲むような形状に形成され
ている。

上記シリコンエピタキシャル層１１の表面には、リン（
Ｐ）のイオン注入により形成されたドレインＮウェル層
１３、同じくリン（Ｐ）のイオン注入により形成された
Ｎ′型のドレイン１ｉｌ１４、ヒ素（Ａｓ＞のイオン注
入により形成されたＮ１型のソースｍｉｓ及びヒ素（Ａ
Ｓ）のイオン注入により形成されたＮ＋型のソースコン
タクト層１６がそれぞれ設けられている。

また、上記シリコンエピタキシャル［１１１の表面には
例えば酸化法などの方法により、厚さｉ　ｏｏｏ人程度
のゲート絶縁膜用のシリコン酸化１１１７が形成されて
いる。さらに、上記シリコン酸化１１１７上には、高融
点金属例えばモリブデンとシリコンとの化合物からなる
ゲート電極［１７ｇがパターニング形成されている。こ
のゲート電極層１８は上記ドレイン層１４とソース層１
５との間のチャネル領域上に設けられていることはもち
ろんのこと、さらにその−部はチャネル領域外に延長さ
れて延在部１９が形成されている。なお、上記Ｎ−型の
ドレイン層１４及びＮ＋型のソース層１５は、このグー
６１１層１８をマスクにして所定の不純物イオンをシリ
コンエピタキシャル層１１に対してイオン注入した後、
注入イオンを１０００℃、３０分でアニール処理して活
性化することにより形成されている。

２０はＣＶＤ法（化学的気相成長法）により、延在部１
９を含む上記ゲート電極層１８を覆うように形成された
１間絶縁膜としてのシリコン酸化膜である。そして、こ
のシリコン酸化１１２０及びその下層のシリコン酸化膜
１７からなる積層構造に対し周知の７オトリソグラフ及
びエツチング技術により、上記各ドレインＮウェル１１
１３と各ソースコンタクト１６の表面に通じるコンタク
トホール２１．２２が開口されている。また、ゲート電
極層１８の延在部１９の端部にはゲート電極￥Ａ１８の
表面に通じるコンタクトホール２３が開口されている。

さらに、ゲート電極層１８の延在部１９にはゲートＮ極
１ｉ！２１ｇの表面に通じる複数個（この実施例では４
個）のコンタクトホール２４が開口されている。

２５は上記各コンタクトホール２１を介して上記ドレイ
ンＮウェル１１１３に接続され、モリブデンとシリコン
との化合物からなる上記ゲート電ｆｆ１ｉ１１８よりも
抵抗率が低くかつ低融点の金属、例えばアルミニューム
からなるドレイン電極であり、２６は上記各コンタクト
ホール２２を介して上記ソースコンタクト層１６に接続
されたアルミニュームからなるソース’Ｉ極である。そ
して、上記ドレイン電極２５の一部が広く形成されてこ
こがドレイン取り出し用ボンディング電極２７にされ、
かつ上記ソース電極２６の２１所が広く形成されてそれ
ぞれがソース取り出し用ボンディング電極２８にされて
いる。２９は上記コンタクトホール２３を介して上記ゲ
ート電極１ｉ１１８に接続されたアルミニュームからな
るゲート取り出し用ボンディング’ｌｆｆ１である。３
０はそれぞれ上記？Ｊ！数個の各コンタクトホール２４
を介して上記ゲート電極層１８の延在部１９に接続され
たアルミニュームからなる島状電極である。なお、上記
ドレイン電極２５、ソース電極２６．ドレイン取り出し
用ボンディング１１１２７、ソース取り出し用ボンディ
ング電極２８、ゲート取り出し用ボンディング電極２９
及び島状Ｉ！極３０はそれぞれ、上記各コンタクトホー
ルの開口後に全面にアルミニュームを真空蒸着法により
堆積し、これをバターニングすることにより同時に形成
されている。

このような構成のＭＯＳ　Ｆ　Ｅ　Ｔでは、ゲート電極
Ｗ１１８のチャネル領域上以外の延在１！１ｌ１１９に
おいて、このゲート電極層１８にゲート電極層１８より
も抵抗率が低゛い島状電極３０を接続するようにしたも
のである。このため、この延在部１９において、ゲート
電極層１８に対して抵抗率が低い島状電極３０が並列接
続された状態となり、延在部１９の抵抗が実質的に低く
なり、ゲート抵抗Ｒｏｌ＋の低減化を図ることができる
。例えば、従来のようにモリブデンとシリコンの化合物
からなる材料のみでゲートＮ極層を構成した場合に１０
０前後であったゲート抵抗Ｒｇの値は、上記実施例のよ
うに構成することにより２０程度にすることができた。

この結果、従来装置では周波数が５００ＭＨｚで出力５
０Ｗのときの効率が３０％程度であったものが、上記実
施例では周波数が８６０Ｍ）＋２で出力５０Ｗのときの
効率を６０％程度にまで改善することができ、高周波領
域における周波数特性と出力特性の大幅な向上を図るこ
とができた。また、ゲート抵抗を低くすることができる
ため、低ノイズ化が容易に行なえる。

第２図はこの発明に係る電界効果トランジスタをＭＯ５
型電界効果トランジスタに実施した他の実施例の構成を
示すものであり、第２図（ａ）はパターン平面図、第２
１ｉ４　（ｂ）は同図（ａ）の八−Ａ’線に沿った断面
図である。なお、この第２図において、上記第１因の実
施例と対応する箇所には同じ符号を付して説明する。１
０はＰ＋型のシリコン基板、１１はＰ型のシリコンエピ
タキシャル層、１２はＰ＋型のチャネルストッパ層、１
３はドレインＮウェル層、１４はＮ−型のドレイン層、
１５はＮ”型のソース層、１６はＮ＋型のソースコンタ
クト層、１７はシリコン酸化膜、１８はゲート電極層、
１９はその延在部、２０はシリコン酸化膜、２１．２２
は上記ドレインＮウェル８１１３及びソースコンタクト
層１６の表面に通じるコンタクトホール、２３は延在部
１９の端部でゲートＮ極層１８の表面に通じるコンタク
トホール、２５はドレイン電極、２６はソース電橋、２
７はドレイン取り出し用ボンディング電極、２８はソー
ス取り出し用ボンディング電極、２９はゲート取り出し
用ボンディング電極である。

この実施例のＭＯＳＦＥＴが上記実施例のものと異なっ
ている箇所は、各チャネル領域上に存在するゲート電極
１１１８の表面に通じるコンタクトホール３１がシリコ
ン酸化１２０に対して開口されており、これら各コンタ
クトホール３１を介してゲート電極１１１８と接続する
島状電極３２が設けられている点にある。また、この実
施例のＭＯＳ　Ｆ　Ｅ　Ｔはいわ４ゆるフィールドプレ
ート型と称される構造のものであり、ドレイン電極２５
、ソース電極２６を各ゲート電極層１８を越えてソース
層１５、ドレイン層１４上にまで達するように構成する
ことにより、ドレイン層１４、ソース層１５のチャネル
領域近傍における電界を弱めるようにしている。

このような構成のＭＯＳＦＥＴでは、ゲート電極１ｉａ
のチャネル領域上において、このゲート電極層１８にゲ
ート電極ｌ１ｉ１８よりも抵抗率が低い島状電極３２を
接続するようにしたものである。このため、チャネル領
域上において、ゲート電極層１８に対して抵抗率が低い
島状電極３２が並列接続された状態となり、ゲート電極
層１８の抵抗が実質的に低くなり、ゲート抵抗Ｒｇの低
減化を図ることができる。しかも、この実施例のＭＯＳ
ＦＥＴでは、ゲート取り出し用ボンディング電極２９か
ら遠（離れており、実際に反転チャネルを形成すべき位
置に島状電極３２を設けるようにしているので、従来の
ようにモリブデンとシリコンの化合物からなる材料のみ
でゲート電極層を構成した場合に１００前後であったゲ
ート抵抗Ｒａの値は、上記実施例のように構成すること
により１Ω程度にすることができた。この結果、従来装
置では周波数が５００　Ｍ　Ｈｚで出力５０Ｗのときの
効率が４０％程度であったものが、この実施例では周波
数８６０Ｍ−で出力１００Ｗで６０％の効率を得ること
ができた。

なお、この発明は上記実流例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記第１因の実施例と第２図の実施例とを組合せ、ゲ
ート電極層１８の延在部１９とチャネル領域上のゲート
電極１１１８に対してそれぞれ島状電極を設けることに
より、ゲート抵抗をより低くすることも可能である。

ざらに上記各実施例ではこの発明をＭＯＳ　Ｆ　ＥＴに
実施した場合について説明したが、これは−般にゲート
電極とソース、ドレイン電極が絶縁膜を介して設けられ
ている多層構造の電界効果トランジスタ、例えばショッ
トキーゲート構造の電界効果トランジスタなどにも実施
が可能であることはいうまでもない。

［発明の効果］ 以上説明したようにこの発明によれば、ゲート抵抗を十
分に低くすることができ、これにより高出力化、低ノイ
ズ化を容易に達成することができる電界効果トランジス
タを提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る電界効果トランジスタの一実施
例の構成を示すものであり、第１図（ａ）はパターン平
面図、第１図（ｂ）は断面図、第１図（Ｃ）は断面図、
第２図はこの発明の他の実施例による構成を示すもので
あり、第２図（ａ）はパターン平面図、第２図（ｂ）は
断面図、第３図は従来装置の構成を示すパターン平面図
及び断面図である。 １０・・・Ｐ＋型のシリコン基板、１１・・・Ｐ型のシ
リコンエピタキシャル層、１２・・・Ｐ＋型のチャネル
ストッパ層、１３・・・ドレインＮウェル層、１４・・
・Ｎ−型のドレイン層、１５・・・Ｎ＋型のソース層、
１６・・・Ｎ”型のソースコンタクト層、１７・・・シ
リコン酸化膜、１８・・・ゲート電極層、１９・・・延
在部、２０・・・シリコン酸化膜、２１．２２．２３．
２４．３１・・・コンタクトホール、２５・・・ドレイ
ン電極、２６・・・ソース電極、２１・・・ドレイン取
り出し用ポンディング電極、２８・・・ソース取り出し
用ポンディング電極、２９・・・ゲート取り出し用ボン
ディング電極、３０．３２・・・島状電極。

Claims (1)

1. 【特許請求の範囲】 １　第１導電型の半導体基体と、上記基体の表面に設け
   られた第２導電型のドレイン、ソース層と、上記ドレイ
   ン、ソース層相互間に設定された第１導電型のチャネル
   領域と、上記チャネル領域上にゲート絶縁膜を介して設
   けられ、かつチャネル領域外に位置する延在部を有する
   ゲート電極用導電体層と、上記ゲート電極用導電体層を
   覆うようにして設けられる層間絶縁膜と、上記層間絶縁
   膜に対して開口された開口部を通じて上記ゲート電極用
   導電体層に接続されるゲート電極取り出し用導電体層と
   、上記層間絶縁膜に対して開口された上記とは異なる開
   口部を通じて上記ゲート電極用導電体層に接続され、上
   記ゲート電極取り出し用導電体層とは直接に接続されな
   い導電体層とを具備したことを特徴とする電界効果トラ
   ンジスタ。 ２　前記導電体層が前記チャネル領域上に設けられてい
   る特許請求の範囲第１項に記載の電界効果トランジスタ
   。 ３　前記導電体層が前記チャネル領域外に位置する前記
   延在部上に設けられている特許請求の範囲第１項に記載
   の電界効果トランジスタ。 ４　前記導電体層が複数の島状に分割されている特許請
   求の範囲第２項に記載の電界効果トランジスタ。 ５　前記導電体層が複数の島状に分割されている特許請
   求の範囲第３項に記載の電界効果トランジスタ。 ６　前記導電体層が前記ゲート電極用導電体層よりも比
   抵抗が小さな材料で構成されている特許請求の範囲第１
   項に記載の電界効果トランジスタ。 ７　前記ゲート電極用導電体層が高融点金属とシリコン
   との化合物からなる層で構成されている特許請求の範囲
   第１項に記載の電界効果トランジスタ。 ８　前記ゲート電極取り出し用導電体層と前記導電体層
   とが同じ材料で構成されている特許請求の範囲第１項に
   記載の電界効果トランジスタ。