JPS5814564A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5814564A JPS5814564A JP56111946A JP11194681A JPS5814564A JP S5814564 A JPS5814564 A JP S5814564A JP 56111946 A JP56111946 A JP 56111946A JP 11194681 A JP11194681 A JP 11194681A JP S5814564 A JPS5814564 A JP S5814564A
- Authority
- JP
- Japan
- Prior art keywords
- regions
- type
- layer
- transistor
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に、異なる特性のトランジスタ
を同一基板内に構成した半導体装置に関するものである
。
を同一基板内に構成した半導体装置に関するものである
。
集積回路装置は近年大規模化が進み、それにともない、
回路機能の上から種々の特性を有するトランジスタ管含
むものが要求されるようにな二ている０例えば、接合容
量の小さいトランジスタと接合容量の大きいトランジス
タの組み合せや、コレクタ飽和抵抗の小さいトランジス
タと高耐圧のトランジスタの組み合せ等、これらの組み
合せは相反する条件であり、従来技術で実現する為には
、トランジスタの面積を極端に変えるとか、製造工程を
複雑にする等で対処して来た。しかし表から、上記の方
法は大規模化、コスト門減に適しないものである。
回路機能の上から種々の特性を有するトランジスタ管含
むものが要求されるようにな二ている０例えば、接合容
量の小さいトランジスタと接合容量の大きいトランジス
タの組み合せや、コレクタ飽和抵抗の小さいトランジス
タと高耐圧のトランジスタの組み合せ等、これらの組み
合せは相反する条件であり、従来技術で実現する為には
、トランジスタの面積を極端に変えるとか、製造工程を
複雑にする等で対処して来た。しかし表から、上記の方
法は大規模化、コスト門減に適しないものである。
本発明の目的は、同一基板に、異なる特性の半導採素子
が、面積を変えずに簡単な工程Ｔ゛形成れる半導体装置
を提供するにある。
が、面積を変えずに簡単な工程Ｔ゛形成れる半導体装置
を提供するにある。
即ち、本発明による半導体装置は、表面側にエピタキシ
ャル層を有する半導体基板を備え、該基板内に複数個の
回路素子を含み、かつ該回路素子が互に他と電気的に分
離された島状領域に含まれ、該複数個の島状領域の小麦
くとも一つの島状領域のエピタキシャル層部が他の島状
領域のエピタキシャル層部と同じ導電型で、かつ異なる
膜質で構成されている。
ャル層を有する半導体基板を備え、該基板内に複数個の
回路素子を含み、かつ該回路素子が互に他と電気的に分
離された島状領域に含まれ、該複数個の島状領域の小麦
くとも一つの島状領域のエピタキシャル層部が他の島状
領域のエピタキシャル層部と同じ導電型で、かつ異なる
膜質で構成されている。
次に本発明を実施例について説明する。
第１図は本発明の第１の実施例の断面図である。
図において、第１のトランジスタ１０１と第２のトラン
ジスタ２０１は、ｐ型シリコン基板１１及びｐ型分離領
域１３，１３．１３とｎ型エピタキシャル層部１５．２
５との間で形成されたｐｎ接合によシ互に電気的に分離
された島状ｎ型エピタキシャル層内に形成されている。
ジスタ２０１は、ｐ型シリコン基板１１及びｐ型分離領
域１３，１３．１３とｎ型エピタキシャル層部１５．２
５との間で形成されたｐｎ接合によシ互に電気的に分離
された島状ｎ型エピタキシャル層内に形成されている。
トランジスタ１０１および２０１はコレクタ領ｊｉｌｌ
！１５，２５、ペース領域１６．２６、工に、夕領域１
７．２７及びその外ｉ電極、さらにその間に設置された
絶縁膜１４からなっている。さらに、コレクタ抵抗を下
げるためＯｎ十型埋設領域１２，２２を含んでいる。
！１５，２５、ペース領域１６．２６、工に、夕領域１
７．２７及びその外ｉ電極、さらにその間に設置された
絶縁膜１４からなっている。さらに、コレクタ抵抗を下
げるためＯｎ十型埋設領域１２，２２を含んでいる。
又、第１のトランジスタ１０１のエピタキシャル層部即
ちコレクタ領域１５の濃度は、第２のトランジスタ１０
２のエピタキシャル層部、即ちコレクタ領域２５の濃度
より低くなっている。シ九がりて、第１のトランジスタ
１０１は第２のトランジスタ２０１に比べて各領域の面
積、形状が全く同じでも、コレクタ抵抗は大キく、ベー
ス・コレクタ接合容量は小さく、その接合の耐圧は大き
くなる。即ち、＃１ぼ同じ面積、形状を保ちながら、異
なる特性のトランジスタを実現でき九ことになる。
ちコレクタ領域１５の濃度は、第２のトランジスタ１０
２のエピタキシャル層部、即ちコレクタ領域２５の濃度
より低くなっている。シ九がりて、第１のトランジスタ
１０１は第２のトランジスタ２０１に比べて各領域の面
積、形状が全く同じでも、コレクタ抵抗は大キく、ベー
ス・コレクタ接合容量は小さく、その接合の耐圧は大き
くなる。即ち、＃１ぼ同じ面積、形状を保ちながら、異
なる特性のトランジスタを実現でき九ことになる。
第２図は本発明の第２の実施例である。第１のトランジ
スタ２０１と第２のトランジスタ２０２は、ｐ型シリコ
ン基板１１及び埋設酸化物２３゜２３．２３とｎ型エピ
タキシャル層部３５．４５との間で形成されたｐｎ接合
及び酸化物により互に電気的に分離された島状ｎ型エピ
タキシャル層部内に形成されている。各トランジスタは
ｎ 型埋設領緘３２，４２とコレクタ領域３５，４５、
ペース領域３６，４６、エミッタ領ｌｌＲ３７，４７及
び外部電極さらにその間に設置された絶縁Ｍ１４からな
っている６本実施例も第１の実施例同様、第１のトラン
ジスタ２０１のコレクタ領域３５の濃度カ第２のトラン
ジスタ２０２のコレクタ領域４５の濃度より低い為、異
なるトランジスタが実現されている。
スタ２０１と第２のトランジスタ２０２は、ｐ型シリコ
ン基板１１及び埋設酸化物２３゜２３．２３とｎ型エピ
タキシャル層部３５．４５との間で形成されたｐｎ接合
及び酸化物により互に電気的に分離された島状ｎ型エピ
タキシャル層部内に形成されている。各トランジスタは
ｎ 型埋設領緘３２，４２とコレクタ領域３５，４５、
ペース領域３６，４６、エミッタ領ｌｌＲ３７，４７及
び外部電極さらにその間に設置された絶縁Ｍ１４からな
っている６本実施例も第１の実施例同様、第１のトラン
ジスタ２０１のコレクタ領域３５の濃度カ第２のトラン
ジスタ２０２のコレクタ領域４５の濃度より低い為、異
なるトランジスタが実現されている。
第３図は第３の実施例の断面図である０本実施例は、第
１の実施例と類似しているが、第２のトランジスタ３０
２のエピタキシャル層部の高濃度部分が、その厚さの一
部にのみわたっており、残９０部分は、第１のＦランラ
スタ３０１のエピタキシャル層部と同じ低濃度部分圧な
っているところに違いがある。トランジスタの特性では
、上記菖１と第２の実施例と殆ど差が生じ表いものであ
る。同様な類似実施例は第２の実施例についても可能で
ある。
１の実施例と類似しているが、第２のトランジスタ３０
２のエピタキシャル層部の高濃度部分が、その厚さの一
部にのみわたっており、残９０部分は、第１のＦランラ
スタ３０１のエピタキシャル層部と同じ低濃度部分圧な
っているところに違いがある。トランジスタの特性では
、上記菖１と第２の実施例と殆ど差が生じ表いものであ
る。同様な類似実施例は第２の実施例についても可能で
ある。
以上本発明の実施例について説明して来たが、異なる膜
質のエピタキシャル層部を実現する為には、上記実施例
の濃度を変える方法以外に、不純物の種類を変える方法
、及び両者を組み合わせる方法等がある。
質のエピタキシャル層部を実現する為には、上記実施例
の濃度を変える方法以外に、不純物の種類を変える方法
、及び両者を組み合わせる方法等がある。
第１図、第２図、第３図はそれぞれ本発明の第１実施例
、第２実施例、第３実施例の断面図である。 １１・・・・・・ｐ型基板、１２，２２，３２，４２゜
５２、．６２・・・・・・Ｎ型埋設領域、１３・・・・
・・ｐ型分離領域、１４・・・・・・表面絶縁膜、１５
．２５，３５゜４５．５５，６５・・・・・・コレクタ
領域、１６，２６゜３６．４６．５６．６６・・・・・
・ペース領域、１７゜２７．３７，４ワ、５７．６７・
・・・・・工電ツタ領域、２３０１００１．埋設酸化物
、１０１，２０１，３０１・・・、・・第１トランジス
タ、１０２，２０２，３０２・・・・・・第２トランジ
スタ。
、第２実施例、第３実施例の断面図である。 １１・・・・・・ｐ型基板、１２，２２，３２，４２゜
５２、．６２・・・・・・Ｎ型埋設領域、１３・・・・
・・ｐ型分離領域、１４・・・・・・表面絶縁膜、１５
．２５，３５゜４５．５５，６５・・・・・・コレクタ
領域、１６，２６゜３６．４６．５６．６６・・・・・
・ペース領域、１７゜２７．３７，４ワ、５７．６７・
・・・・・工電ツタ領域、２３０１００１．埋設酸化物
、１０１，２０１，３０１・・・、・・第１トランジス
タ、１０２，２０２，３０２・・・・・・第２トランジ
スタ。
Claims (1)
- 表面側にエピタキシャル層を有する半導体基板に互いに
他と電気的に分離された複数の島状領域が形成され、そ
れ゛ぞれの島状領域に回路素子が形成されている半導体
装置において、前記複数の島状領域のうちの少くとも一
つの島状領域のエピタキシャル層部が他の島状領域のエ
ピタキシャル層部と同じ導電型でかつ異なる膜質で構成
されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111946A JPS5814564A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111946A JPS5814564A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814564A true JPS5814564A (ja) | 1983-01-27 |
Family
ID=14574105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111946A Pending JPS5814564A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977426B1 (en) * | 1995-12-12 | 2005-12-20 | Sony Corporation | Semiconductor device including high speed transistors and high voltage transistors disposed on a single substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028786A (ja) * | 1973-07-13 | 1975-03-24 | ||
| JPS55146960A (en) * | 1979-05-02 | 1980-11-15 | Hitachi Ltd | Manufacture of integrated circuit device |
-
1981
- 1981-07-17 JP JP56111946A patent/JPS5814564A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028786A (ja) * | 1973-07-13 | 1975-03-24 | ||
| JPS55146960A (en) * | 1979-05-02 | 1980-11-15 | Hitachi Ltd | Manufacture of integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977426B1 (en) * | 1995-12-12 | 2005-12-20 | Sony Corporation | Semiconductor device including high speed transistors and high voltage transistors disposed on a single substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4652895A (en) | Zener structures with connections to buried layer | |
| US5327006A (en) | Thin, dielectrically isolated island resident transistor structure having low collector resistance | |
| US4051506A (en) | Complementary semiconductor device | |
| US3584266A (en) | Depletion layer capacitor in particular for monolithic integrated circuits | |
| US6060763A (en) | Semiconductor device and method for producing same | |
| JPS5814564A (ja) | 半導体装置 | |
| US3975818A (en) | Method of forming closely spaced electrodes onto semiconductor device | |
| US4692784A (en) | Dielectric insulation type semiconductor integrated circuit having low withstand voltage devices and high withstand voltage devices | |
| US3316128A (en) | Semiconductor device | |
| JPH055373B2 (ja) | ||
| JPH07221116A (ja) | トランジスタ | |
| JPS63122147A (ja) | 半導体装置 | |
| JPS601843A (ja) | 半導体集積回路 | |
| JPH03155659A (ja) | 半導体装置 | |
| JPS6036104B2 (ja) | 半導体集積回路装置 | |
| JPH01194364A (ja) | 縦型高耐圧半導体装置 | |
| US3365629A (en) | Chopper amplifier having high breakdown voltage | |
| JPS6118344B2 (ja) | ||
| KR0145119B1 (ko) | 다링톤 접속 반도체소자 및 그의 제조방법 | |
| JPH04112564A (ja) | 半導体装置 | |
| JPS61127157A (ja) | 半導体装置 | |
| JPS6333306B2 (ja) | ||
| JPS61150383A (ja) | 半導体装置 | |
| JPS6022358A (ja) | 半導体集積回路装置 | |
| JPH03222453A (ja) | 半導体集積回路装置 |