JPS5814566A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5814566A JPS5814566A JP56111692A JP11169281A JPS5814566A JP S5814566 A JPS5814566 A JP S5814566A JP 56111692 A JP56111692 A JP 56111692A JP 11169281 A JP11169281 A JP 11169281A JP S5814566 A JPS5814566 A JP S5814566A
- Authority
- JP
- Japan
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- region
- capacitor
- electrode
- charge
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本尭明は、高速かつ高書度の記憶回路の構成に好適な半
導体装置に関する％Ｏである。
導体装置に関する％Ｏである。
従来この種の装置として例えば第１図に示すような亀の
が提案されている。同図において、１はｎ形中導体基板
、２はア形半導体領埴、３はｎ＋拡散領域、４はｉ散領
域、Ｓは電荷蓄積用ＭＯｆｌキャパシタの一方の電極−
６は電荷転送用スイッチング素子としてのＭＯＢ ）ツ
ンジスタ（ＭＯＢ １ＦＥＴ）Ｏゲート電極、７はゲー
ト絶縁８１％８Ｆｉ絶縁酸化膜、口は前記キャパシタの
一方Ｏ電極Ｓの下Ｏｐ形半導体領域！に形成される空間
電荷層、１０．１１はチャネルを示す。また、ムは書亀
込み時ワード線端子、Ｂは書き込み時ビット線かつ読み
出し時ビット線端子、０は読み出し時ワード線端子、Ｄ
は前記キャパシタの一方の電極５の端子である。
が提案されている。同図において、１はｎ形中導体基板
、２はア形半導体領埴、３はｎ＋拡散領域、４はｉ散領
域、Ｓは電荷蓄積用ＭＯｆｌキャパシタの一方の電極−
６は電荷転送用スイッチング素子としてのＭＯＢ ）ツ
ンジスタ（ＭＯＢ １ＦＥＴ）Ｏゲート電極、７はゲー
ト絶縁８１％８Ｆｉ絶縁酸化膜、口は前記キャパシタの
一方Ｏ電極Ｓの下Ｏｐ形半導体領域！に形成される空間
電荷層、１０．１１はチャネルを示す。また、ムは書亀
込み時ワード線端子、Ｂは書き込み時ビット線かつ読み
出し時ビット線端子、０は読み出し時ワード線端子、Ｄ
は前記キャパシタの一方の電極５の端子である。
上記構成を有する半導体装置において、メモリ動作は次
のようにして行なわれる。即ち、端子りには常に正電圧
が印加され、キャパシタの一方の電極！ＳＯ下のｐ形半
導体領域２の表面には１反転層１２が形成されている。
のようにして行なわれる。即ち、端子りには常に正電圧
が印加され、キャパシタの一方の電極！ＳＯ下のｐ形半
導体領域２の表面には１反転層１２が形成されている。
そこで、この反転層内の電子１ ｍ子Ｂに正電圧を印加
するかしないかにより、チャネル１１および♂拡散領斌
３を通して引！！抜くか引き抜かないかによって、情報
の蓄積１行゛なう。また、この反転層内の電子引き抜舞
Ｏ有無によって空間電荷層９の幅が萱化し、それに伴っ
てチャネル１０の導電率が変化する。従って、この導電
率の変化を、端子ＢおよびＣの間のチャネル電流の変化
として検出することにより。
するかしないかにより、チャネル１１および♂拡散領斌
３を通して引！！抜くか引き抜かないかによって、情報
の蓄積１行゛なう。また、この反転層内の電子引き抜舞
Ｏ有無によって空間電荷層９の幅が萱化し、それに伴っ
てチャネル１０の導電率が変化する。従って、この導電
率の変化を、端子ＢおよびＣの間のチャネル電流の変化
として検出することにより。
蓄積され九情報の読み出しを行なう。
このように、上述したような半導体装置にメモリ動作１
行なわせるためには、端子りに正電圧を印加して反転層
１２を形成しておかなければならない。
行なわせるためには、端子りに正電圧を印加して反転層
１２を形成しておかなければならない。
とξろが、端子りに印加する電圧を大きくすると、この
反転層１２の電位がｎＷｅ中導体基板１の電位に固定さ
れてしまい、メそり動作が不可能となることがある。こ
のため、端子りに印加できる電圧が割繊される結果、電
荷蓄積領域に書き込まれる電圧電率さくなる。従って、
情報としてゲート絶縁ＩＩＴＯ下に蓄積でｔＩゐ電荷量
も小さくなるために、情報の保持時間が極めて短くなる
という欠点を有していた。
反転層１２の電位がｎＷｅ中導体基板１の電位に固定さ
れてしまい、メそり動作が不可能となることがある。こ
のため、端子りに印加できる電圧が割繊される結果、電
荷蓄積領域に書き込まれる電圧電率さくなる。従って、
情報としてゲート絶縁ＩＩＴＯ下に蓄積でｔＩゐ電荷量
も小さくなるために、情報の保持時間が極めて短くなる
という欠点を有していた。
曾た、上述したような半導体装置においては、情報の書
き込みに際し、端子ムからゲート電極６に正電圧を印加
してチャネル１１管形成しておく。
き込みに際し、端子ムからゲート電極６に正電圧を印加
してチャネル１１管形成しておく。
そして、“１”書き込み時には？拡散層３ｔ−正電位に
して、こＯチャネル１１を通して電荷蓄積領域に電荷を
蓄積し、“０”書き込み時には♂拡散層３を０電位にし
て電荷蓄積領域への電荷蓄積を行なわないようにするこ
とによル、情報の書き込みを行なっている。
して、こＯチャネル１１を通して電荷蓄積領域に電荷を
蓄積し、“０”書き込み時には♂拡散層３を０電位にし
て電荷蓄積領域への電荷蓄積を行なわないようにするこ
とによル、情報の書き込みを行なっている。
ところが、１１”情報か“０”情味かを決めるｎ拡散層
３０電位とは無関係に、電荷蓄積領域内にｎ形半導体基
板１から電荷が流入することがある。
３０電位とは無関係に、電荷蓄積領域内にｎ形半導体基
板１から電荷が流入することがある。
そして仁の流入量が大きい場合にＦｉ、 ”ｏ’情報の
書き込みが不可能になるということがあった。
書き込みが不可能になるということがあった。
本発明は１以上のような状況に鑑みてなされたものであ
り、その目的は、蓄積情報を長時間保持することが可能
な半導体装置、および基板から電荷蓄積領域への電荷の
流入を防いで確実なメモリ動作１行なうことが可能な半
導体装置を提供することにある。
り、その目的は、蓄積情報を長時間保持することが可能
な半導体装置、および基板から電荷蓄積領域への電荷の
流入を防いで確実なメモリ動作１行なうことが可能な半
導体装置を提供することにある。
このような目的を達成するために１本発明による半導体
装置は、電荷蓄積用キャパシタを、＃！ｌ導電形を有す
る第１の半導体領域と、この上に配置した第２導、電形
を有する第２の半導体領域と。
装置は、電荷蓄積用キャパシタを、＃！ｌ導電形を有す
る第１の半導体領域と、この上に配置した第２導、電形
を有する第２の半導体領域と。
その上にゲート絶縁膜を介して配置したゲート電極とに
よって構成し、あるいはスイッチング素子をデプレッシ
ョン形の相互特性を有するＭＩｓトランジスタによって
構成した亀のである。
よって構成し、あるいはスイッチング素子をデプレッシ
ョン形の相互特性を有するＭＩｓトランジスタによって
構成した亀のである。
即ち、第１図に示した半導体装置において前述したよう
な欠点が生じるのは、この半導体装ｔ【通常の集積回路
製作工程で一般に用いられゐ絶縁層による素子間分離法
で製作した場合、第２図および鮪３図に示すように、こ
の素子間分離用絶縁層１３にテーパ部が生じることに基
いｙいると考えられる。ここで、鮪２図および第３図は
、それぞれ第１図の半導体装置のａ−ａおよびｂ−ｂｌ
ｌｉ面の構造を示す憫断面囚である。
な欠点が生じるのは、この半導体装ｔ【通常の集積回路
製作工程で一般に用いられゐ絶縁層による素子間分離法
で製作した場合、第２図および鮪３図に示すように、こ
の素子間分離用絶縁層１３にテーパ部が生じることに基
いｙいると考えられる。ここで、鮪２図および第３図は
、それぞれ第１図の半導体装置のａ−ａおよびｂ−ｂｌ
ｌｉ面の構造を示す憫断面囚である。
第２図において、キャパシタの一方の電極ＳＦｉ。
素子間分離絶縁層１３の上にも配設され、る。このため
、端子りの正電圧によって素子間分離用絶縁層１３のテ
ーパ部の下のｐ形半導体領域２のＩｌｌ！面に反転層１
４が形成され、これＫよって、ゲート絶縁ｌ［Ｔの下の
反転層１！とｎ形半導体基板１とが導“遇する。この結
果１反転層１２の電位はｎ形半導体基板１の電位に固定
されてしまい、正常なメモリ動作が不可能となる。この
素子間分離用絶縁層下１３の下のｐ形半導体領域２のｆ
！面に反転層１４が形成されるための閾値電圧はｐ形半
導体領域２の不純物嬢度が１０”Ｃ１ｌ””１１！［で
あれば数メルト程度である。従って、端子ＤＫ印加でき
る電圧社これよ）小さくなる。
、端子りの正電圧によって素子間分離用絶縁層１３のテ
ーパ部の下のｐ形半導体領域２のＩｌｌ！面に反転層１
４が形成され、これＫよって、ゲート絶縁ｌ［Ｔの下の
反転層１！とｎ形半導体基板１とが導“遇する。この結
果１反転層１２の電位はｎ形半導体基板１の電位に固定
されてしまい、正常なメモリ動作が不可能となる。この
素子間分離用絶縁層下１３の下のｐ形半導体領域２のｆ
！面に反転層１４が形成されるための閾値電圧はｐ形半
導体領域２の不純物嬢度が１０”Ｃ１ｌ””１１！［で
あれば数メルト程度である。従って、端子ＤＫ印加でき
る電圧社これよ）小さくなる。
また、餉３図に示すように、ゲート電極日は素子間分離
用絶縁層１３の上にも延在している。このため、前述し
たようにチャネル１１ｔ−形成するためにゲート電極６
に正電圧を印加した場合、素子間分離用絶縁層１３０テ
一パ部分下のｐ形半導体領域２０表面に反転層１ｓが形
成されゐ可能性がある。この反転層１５が形成されると
、これを通して電荷蓄積領域とｎ形半導体基板１とが導
通し、ｎ＋絋鉱層３の電位如何にかかわらず、電荷蓄積
領域内に電荷が流入蓄積される。このため、この電荷流
入が大きい場合には“０″情報の書き込みが不可能とな
る。
用絶縁層１３の上にも延在している。このため、前述し
たようにチャネル１１ｔ−形成するためにゲート電極６
に正電圧を印加した場合、素子間分離用絶縁層１３０テ
一パ部分下のｐ形半導体領域２０表面に反転層１ｓが形
成されゐ可能性がある。この反転層１５が形成されると
、これを通して電荷蓄積領域とｎ形半導体基板１とが導
通し、ｎ＋絋鉱層３の電位如何にかかわらず、電荷蓄積
領域内に電荷が流入蓄積される。このため、この電荷流
入が大きい場合には“０″情報の書き込みが不可能とな
る。
−従って１本発明は、電荷蓄積用キャパシタを構成する
ゲート絶縁膜と半導体領域との間にＩＡ該半導体領竣と
逆の導電形を有する半導体層を挾み。
ゲート絶縁膜と半導体領域との間にＩＡ該半導体領竣と
逆の導電形を有する半導体層を挾み。
これｔ反転層１２に代えて電荷蓄積領域として用いるこ
とによって端子りが接地電位でも動作可能とし、また、
スイッチング用ＭＯ８ＦＭＴ ｔ−デプレッション形と
することにより、素子間分離用絶縁層のテーパ部の下の
半導体領域表面が反転する仁とを防いｆｅ％Ｏである。
とによって端子りが接地電位でも動作可能とし、また、
スイッチング用ＭＯ８ＦＭＴ ｔ−デプレッション形と
することにより、素子間分離用絶縁層のテーパ部の下の
半導体領域表面が反転する仁とを防いｆｅ％Ｏである。
以下、実施例を用いて本発明の詳細な説明する。
第４図は、本発明の一爽施１ＰＩｌｔ示す断面図、第５
図は鮪４図の半導体装置のｅ−ａｌｌＦｒｆｆｉの構造
を示す側断面図である。同図において、２１轄ｎ形半導
体基板、２２はｐ形半導体領域、 ｚｓａ、ｚｓｂはｎ
形半導体領域、２４は？拡散領域％２５は電荷蓄 ゛積
用Ｍｏａ＊ヤパシタの一方の電極、２６は電荷転送用ス
イッチング素子としてのデプレツシ日ン形ＭＯ８）ラン
ジスタのゲート電極、２１はゲート絶縁膜、２・は絶縁
酸化ＩＩ、２１１は空間電荷層、３０゜３１はチャネル
を示す、ｉた。ムムは書き込み時ワード線端子、 ＢＢ
は書き込み時ビットｍかり読み出し時ビット線端子％
００は読み出し時ワード線端子。
図は鮪４図の半導体装置のｅ−ａｌｌＦｒｆｆｉの構造
を示す側断面図である。同図において、２１轄ｎ形半導
体基板、２２はｐ形半導体領域、 ｚｓａ、ｚｓｂはｎ
形半導体領域、２４は？拡散領域％２５は電荷蓄 ゛積
用Ｍｏａ＊ヤパシタの一方の電極、２６は電荷転送用ス
イッチング素子としてのデプレツシ日ン形ＭＯ８）ラン
ジスタのゲート電極、２１はゲート絶縁膜、２・は絶縁
酸化ＩＩ、２１１は空間電荷層、３０゜３１はチャネル
を示す、ｉた。ムムは書き込み時ワード線端子、 ＢＢ
は書き込み時ビットｍかり読み出し時ビット線端子％
００は読み出し時ワード線端子。
ＤＤは前記キャパシタの一方の電極２５の端子である。
このように、キャパシタの一方の電極２５の下にれ拡散
層２３）を設けたことにより、端子ＤＤに正電荷を印加
してｐ形半導体領域の！Ｉｆｌｉｉ部に反転層を形成し
なくても、電荷蓄積領域が形成できる。
層２３）を設けたことにより、端子ＤＤに正電荷を印加
してｐ形半導体領域の！Ｉｆｌｉｉ部に反転層を形成し
なくても、電荷蓄積領域が形成できる。
乙のため１１子ＤＤは接地電位に固定しておけばよい。
素子間分離用絶縁層３３の下のｐ形半導体領域２２０表
面に反転層が形成される閾値電圧は、ｐ形半導体領域２
”麿の不純物濃度が１０”ＣＩ＋−”程度の場合数ボル
トａ−であるため、端子ＤＤが接地電位てあれは上記反
転層は形成されない。従って。
面に反転層が形成される閾値電圧は、ｐ形半導体領域２
”麿の不純物濃度が１０”ＣＩ＋−”程度の場合数ボル
トａ−であるため、端子ＤＤが接地電位てあれは上記反
転層は形成されない。従って。
前記♂拡散層２３１１とｎ形半導体基板２１との間は電
気的に確爽に分−され、正常なメそり動作を行わせるこ
とが可能となる。ｉた、この電荷蓄積領域としてのｎ拡
散層２３ｔ＋ＫＩき込まれる電圧は端子Ｉ）Ｄの電圧と
は独立となり、この端子ＤＩ）の電圧によって制限され
ることはない。
気的に確爽に分−され、正常なメそり動作を行わせるこ
とが可能となる。ｉた、この電荷蓄積領域としてのｎ拡
散層２３ｔ＋ＫＩき込まれる電圧は端子Ｉ）Ｄの電圧と
は独立となり、この端子ＤＩ）の電圧によって制限され
ることはない。
また２本実施例においては東旧トランジスタｔデプレツ
シロン形にして、ゲート電極２６の電位が♂拡散層２３
＆と同電位でおってもチャネル３１が形成されるように
したため、ゲート電極２６に正電圧を印加する必要がな
くなる。−このため、素子間分離用絶縁層３３のテーパ
部分下のｐ形半導体領域２２０表面に第３図の１５に相
轟するような反転層が形成されることはない、この結果
、書自込み時に電荷蓄積領域としてのｎ拡散層２３ｔｌ
とｎ形半導体基板２１との間は電気的に完全に分離され
、ｎ＋拡散層２３＆の電位に無関係にｎ形半導体基板２
１から電荷蓄積領域へ電荷が流入するような現象は生じ
なくなる。
シロン形にして、ゲート電極２６の電位が♂拡散層２３
＆と同電位でおってもチャネル３１が形成されるように
したため、ゲート電極２６に正電圧を印加する必要がな
くなる。−このため、素子間分離用絶縁層３３のテーパ
部分下のｐ形半導体領域２２０表面に第３図の１５に相
轟するような反転層が形成されることはない、この結果
、書自込み時に電荷蓄積領域としてのｎ拡散層２３ｔｌ
とｎ形半導体基板２１との間は電気的に完全に分離され
、ｎ＋拡散層２３＆の電位に無関係にｎ形半導体基板２
１から電荷蓄積領域へ電荷が流入するような現象は生じ
なくなる。
なお、上述した実施例において轢、ｎ形半導体基板【用
いた場合についてのみ説明し九が１本発明はこれに限定
されるものではなく、ｐ形基板を用いた場合についても
、他の半導体層の導電形をそれに応じて反転することに
より、上述したと同様の効果が得られることは言うまで
もない。
いた場合についてのみ説明し九が１本発明はこれに限定
されるものではなく、ｐ形基板を用いた場合についても
、他の半導体層の導電形をそれに応じて反転することに
より、上述したと同様の効果が得られることは言うまで
もない。
以上説明したよりに１本発明によれば、電荷蓄積領域８
キャパシタの一方Ｏ電極管接地電位にすることが可能で
ある結果、素子間分離用絶縁層下の反転層形成を防止で
き、電荷蓄積領域と基板と管電気的に分離できるため、
蓄積され良情報を長時間保持することが可能となる。ま
た、電荷転送用のスイッチング素子としてデプレツＶＨ
ン形の釘８トランジスタを用いることにより、そのゲー
ト電極に正電圧を印加する必要がな（なる結果、素子間
分離用絶縁層下の反転層形成を防止でき、基板と電荷蓄
積領域とが導通して“Ｏ”情報の書き込みが不能となる
こと管避けることができるという優れた効果を有する。
キャパシタの一方Ｏ電極管接地電位にすることが可能で
ある結果、素子間分離用絶縁層下の反転層形成を防止で
き、電荷蓄積領域と基板と管電気的に分離できるため、
蓄積され良情報を長時間保持することが可能となる。ま
た、電荷転送用のスイッチング素子としてデプレツＶＨ
ン形の釘８トランジスタを用いることにより、そのゲー
ト電極に正電圧を印加する必要がな（なる結果、素子間
分離用絶縁層下の反転層形成を防止でき、基板と電荷蓄
積領域とが導通して“Ｏ”情報の書き込みが不能となる
こと管避けることができるという優れた効果を有する。
鮪１図および第２図、第３図は、従来の半導体装ｆを示
す断面図および霧断薗図、＃Ｉ４図は本発明の一実施例
を示す断面ＷＪ％館５図は第４図の実施例の側断面図で
ある。 ２１・・・・ｎ形半導体基板、２２・・・・ｐ形半導体
領域＊ ２３ｍ、２Ｓｂ・・・・ｎ拡散層、２４・・・
・ｐ拡１１領Ｌ ＩＳ・・・・キャパシタの一方の電極
、２６・・・・ゲート電極、２１・・・・ゲート絶縁膜
、２８・・・・絶縁酸化膜。 ２ｇ・・・・空間電荷層、Ｓｏ、３１・・・・チャネル
。 特許出願人 日本電信電話公社 代理人山川政樹 第１図 ａ ｂ 第２図 第３図 Δ １５ Ｚ １５ 第４図 し 第５図 ９ ３Ｕ
す断面図および霧断薗図、＃Ｉ４図は本発明の一実施例
を示す断面ＷＪ％館５図は第４図の実施例の側断面図で
ある。 ２１・・・・ｎ形半導体基板、２２・・・・ｐ形半導体
領域＊ ２３ｍ、２Ｓｂ・・・・ｎ拡散層、２４・・・
・ｐ拡１１領Ｌ ＩＳ・・・・キャパシタの一方の電極
、２６・・・・ゲート電極、２１・・・・ゲート絶縁膜
、２８・・・・絶縁酸化膜。 ２ｇ・・・・空間電荷層、Ｓｏ、３１・・・・チャネル
。 特許出願人 日本電信電話公社 代理人山川政樹 第１図 ａ ｂ 第２図 第３図 Δ １５ Ｚ １５ 第４図 し 第５図 ９ ３Ｕ
Claims (1)
- （１）半導体基板上に電荷転送用のスイッチング素子と
、電荷蓄積用のＭＩ８キャパシタとを配置すると共に、
該ＭＸｔｊキャパシタの下にチャネル管備え、該チャネ
ルの導電率が前記［１１キヤパシタに蓄積される電荷量
に応じて轟該直８キャパシタの下に形成される空間電荷
層の幅によって変化する中導体装普において、前記ＭＩ
Ｓキャパシタは、第１導電形管有する第１の半導体領域
と、該鮪ｌの半導体領域上に配置した第２導電形管有す
る第２の半導体領域と、骸第２の半導体領域上にゲート
絶縁ＩＩｔ介して配置したゲート電極とによって構成し
であること管特徴とする半導体装置。 偉）半導体基板上に電荷転送用のスイッチング素子と、
電荷蓄積用のＭＩ８キャパシタとを配置すると共に、該
■８キャパシタの下にチャネルを備え。 該チャネルの導電率が、前記ＭＩ８キャパシタに蓄積さ
れる電荷量に応じて嶺鋏ＸＳキャＩ（シタＯ下Ｋｊｌｌ
或されゐ空間電荷層Ｏ＠によって便化する半導体装置に
おいて、前記スイッチング素子は、デプレツシ曹ン形の
相互特□性を有するＫＸＢ ）ラン２ス一によりて−成
しであること１特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111692A JPS5814566A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111692A JPS5814566A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814566A true JPS5814566A (ja) | 1983-01-27 |
Family
ID=14567742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111692A Pending JPS5814566A (ja) | 1981-07-17 | 1981-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814566A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0431340U (ja) * | 1990-07-10 | 1992-03-13 |
-
1981
- 1981-07-17 JP JP56111692A patent/JPS5814566A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0431340U (ja) * | 1990-07-10 | 1992-03-13 |
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