JPS6351666A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6351666A JPS6351666A JP61196094A JP19609486A JPS6351666A JP S6351666 A JPS6351666 A JP S6351666A JP 61196094 A JP61196094 A JP 61196094A JP 19609486 A JP19609486 A JP 19609486A JP S6351666 A JPS6351666 A JP S6351666A
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- 239000012212 insulator Substances 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 25
- 239000003990 capacitor Substances 0.000 claims description 8
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- 239000000969 carrier Substances 0.000 abstract description 12
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- 239000010408 film Substances 0.000 description 23
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高集積化に適し、且つα粒子などの放射性粒子
によって引き起こされるソフトエラーの ゛発生が
少ない半導体メモリセルに関するものである。
によって引き起こされるソフトエラーの ゛発生が
少ない半導体メモリセルに関するものである。
［従来の技術１
高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴＩＣセルと略す）は、構成要素が少なく、メモリ
セル面積の微小化が容易であるため、広く使われている
。
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴＩＣセルと略す）は、構成要素が少なく、メモリ
セル面積の微小化が容易であるため、広く使われている
。
１Ｔ１Ｃセルからの出力電圧はメモリセルにある容量（
以下セル容量と呼ぶ）に比例するため、高集積化しても
安定な動作を保証するためには、そのセル容量を」−分
に大きくする必要がおる。さらに高集積化を図るために
は、メモリセル自体の面積を小さくする必要がおる。そ
のため、１Ｔ１Ｃセルを高集積化するためには小面積で
十分な容量値をもったセル容量を必要とする。従来この
ようなセル容量として、溝部に形成した容量や積層構造
の容量が提案されていた。
以下セル容量と呼ぶ）に比例するため、高集積化しても
安定な動作を保証するためには、そのセル容量を」−分
に大きくする必要がおる。さらに高集積化を図るために
は、メモリセル自体の面積を小さくする必要がおる。そ
のため、１Ｔ１Ｃセルを高集積化するためには小面積で
十分な容量値をもったセル容量を必要とする。従来この
ようなセル容量として、溝部に形成した容量や積層構造
の容量が提案されていた。
溝部に形成したセル寄倒の例として、例えば１９８５年
国際電子デバイス会１（１９８５Ｉｎｔｅｒｎａｔｉｏ
ｎ−ａｌ Ｅｌｅｃｔｒｏｎ ［）ｅｖｉｃｅ ｔ−１
ｅｅｔｉｎｇ）予稿集７１０ページの論文” Ｂｕｒｉ
ｅｄ Ｓｔｏｒａｇｅ Ｅｌｅｃｔｒｏｄｅ （ＢＳＥ
） Ｃｅ１ｌｆｏｒ ）Ｉｅｇａｂｉｔ ＤＲＡ）Ｉｓ
”で提案されているものがおる。このＢＳＥセルは、シ
リコン基板上に形成した溝内部に絶縁体膜をはさんで導
電体を埋め込んだ形のセル容量をもち、溝内に埋め込ん
だ導電体を電荷を貯蔵する電極（情報保持時には電気的
に浮いた状態になる、以下記憶ノードと呼ぶ）として、
シリコン基板を反対電極として用いるものである。溝内
に埋め込んだ導電体はシリコン基板表面に形成されたス
イッチング用ＭＯ３ＦＥＴの一方の通電電極に接続され
ている。このＢＳＥセルは次のような長所を持つ。すな
わち、（１）隣り合う複数のメモリセルの記憶ノード間
の絶縁が容易なため、それらのメモリセルの間隔を十分
に小さくできる。（２）記憶ノードが絶縁体膜に囲まれ
ているため、α粒子などの放射性粒子が入射してシリコ
ン基板内に多量の少数キャリアが注入されても、それら
を記憶ノードに収集する確率が低い。
国際電子デバイス会１（１９８５Ｉｎｔｅｒｎａｔｉｏ
ｎ−ａｌ Ｅｌｅｃｔｒｏｎ ［）ｅｖｉｃｅ ｔ−１
ｅｅｔｉｎｇ）予稿集７１０ページの論文” Ｂｕｒｉ
ｅｄ Ｓｔｏｒａｇｅ Ｅｌｅｃｔｒｏｄｅ （ＢＳＥ
） Ｃｅ１ｌｆｏｒ ）Ｉｅｇａｂｉｔ ＤＲＡ）Ｉｓ
”で提案されているものがおる。このＢＳＥセルは、シ
リコン基板上に形成した溝内部に絶縁体膜をはさんで導
電体を埋め込んだ形のセル容量をもち、溝内に埋め込ん
だ導電体を電荷を貯蔵する電極（情報保持時には電気的
に浮いた状態になる、以下記憶ノードと呼ぶ）として、
シリコン基板を反対電極として用いるものである。溝内
に埋め込んだ導電体はシリコン基板表面に形成されたス
イッチング用ＭＯ３ＦＥＴの一方の通電電極に接続され
ている。このＢＳＥセルは次のような長所を持つ。すな
わち、（１）隣り合う複数のメモリセルの記憶ノード間
の絶縁が容易なため、それらのメモリセルの間隔を十分
に小さくできる。（２）記憶ノードが絶縁体膜に囲まれ
ているため、α粒子などの放射性粒子が入射してシリコ
ン基板内に多量の少数キャリアが注入されても、それら
を記憶ノードに収集する確率が低い。
すなわら、α粒子などの放射性粒子によるソフトエラー
が起こりにくい。
が起こりにくい。
し発明が解決しようとする問題点］
しかしながら、ＢＳＥセルには次のような問題点がある
。シリコン基板上のＭＯＳＦＥＴの通電電極などのよう
に、シリコン基板上のシリコン基板とは反対導電型の電
極にα粒子などの放射性粒子が入射した場合、ファネリ
ング効果と呼ばれる少数キャリアの加速収集現象が生じ
ることがＩＥＥＥＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒｓ １ Ｖ叶、 ＥＤ−３２，Ｎｏ
、２゜２５８ページのＣ，ｔ′ｌｕの論文” Ａｌｐｈ
ａ−Ｐａｒｔｉｃｌｅ−Ｉｎｄｕｃｅｄ Ｆｉｅｌｄ
ａｎｄ Ｅｎｈａｎｃｅｄ Ｃｏ１１ｅｃｔｉｏｎ ｏ
ｒＣａｒｒｉｅｒｓ”に）ホベられている。この現象が
おるため、たとえＢＳＥセルにおいても、もしα粒子な
どの放射性粒子が記憶ノードの接続されたＭＯＳＦＥＴ
の一方の通電電極に入射した場合には、かなりの量の少
数キャリアを記録ノードに収集してしまう。そのため、
この場合にはＢＳＥセル構造の効果がなくなり、通常の
１Ｔ１Ｃセルと同様にソフトエラーが生じやすい。
。シリコン基板上のＭＯＳＦＥＴの通電電極などのよう
に、シリコン基板上のシリコン基板とは反対導電型の電
極にα粒子などの放射性粒子が入射した場合、ファネリ
ング効果と呼ばれる少数キャリアの加速収集現象が生じ
ることがＩＥＥＥＥｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
Ｌｅｔｔｅｒｓ １ Ｖ叶、 ＥＤ−３２，Ｎｏ
、２゜２５８ページのＣ，ｔ′ｌｕの論文” Ａｌｐｈ
ａ−Ｐａｒｔｉｃｌｅ−Ｉｎｄｕｃｅｄ Ｆｉｅｌｄ
ａｎｄ Ｅｎｈａｎｃｅｄ Ｃｏ１１ｅｃｔｉｏｎ ｏ
ｒＣａｒｒｉｅｒｓ”に）ホベられている。この現象が
おるため、たとえＢＳＥセルにおいても、もしα粒子な
どの放射性粒子が記憶ノードの接続されたＭＯＳＦＥＴ
の一方の通電電極に入射した場合には、かなりの量の少
数キャリアを記録ノードに収集してしまう。そのため、
この場合にはＢＳＥセル構造の効果がなくなり、通常の
１Ｔ１Ｃセルと同様にソフトエラーが生じやすい。
メモリセルの記憶ノードにα粒子などの放射性粒子によ
って生成された少数キャリアが流入して生じるソフトエ
ラーと同様に、ビット線に同様の少数キャリアが流入し
て生じるソフトエラーもメモリにとっては重大な問題で
ある。ところが８３日セルなど従来のメモリセルでは、
ビット線に必ずＭＯＳＦＥＴの一方の通電電極（これは
シリコン基板上のシリコン基板とは反対導電型の電極で
ある）がつながっている。そのため、これらのメモリセ
ルを用いたメモリでは、上記電極にα粒子などの放射性
粒子が入射した場合、ファネリング効果が起こり、ビッ
ト線に少数キャリアが流入してソフトエラーが起こりや
すい。
って生成された少数キャリアが流入して生じるソフトエ
ラーと同様に、ビット線に同様の少数キャリアが流入し
て生じるソフトエラーもメモリにとっては重大な問題で
ある。ところが８３日セルなど従来のメモリセルでは、
ビット線に必ずＭＯＳＦＥＴの一方の通電電極（これは
シリコン基板上のシリコン基板とは反対導電型の電極で
ある）がつながっている。そのため、これらのメモリセ
ルを用いたメモリでは、上記電極にα粒子などの放射性
粒子が入射した場合、ファネリング効果が起こり、ビッ
ト線に少数キャリアが流入してソフトエラーが起こりや
すい。
ソフトエラーの起こりにくいメモリセルとして、ＩＥＥ
Ｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ
ｓ 、 ＶＯＬ。
Ｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ
ｓ 、 ＶＯＬ。
ＥＤＬ−４，Ｎｏ、１．８ページのＲ，Ｄ、Ｊｏｌｌｙ
らの論文”Ａ Ｄｙｎａｍｉｃ ＲＡＭ Ｃｅ１ｌ
ｉｎ Ｒｅｃｒｙｓｔａｌ！１ｚｅｄＰＯＩｙＳｉ ｌ
１ｃｏｎ”に薄いシリコン股上に形成したコニ１Ｃセ
ルが提案されている。しかし、このメモリセルの場合に
は、スイッチング用ＭＯ３ＦＥ王の基板を一定電位電源
に接続することが困難である。その結果、このメモリセ
ルでは基板が電気的に浮いた不安定なＭＯＳＦＥＴをス
イッチングトランジスタとして使わなければならない。
らの論文”Ａ Ｄｙｎａｍｉｃ ＲＡＭ Ｃｅ１ｌ
ｉｎ Ｒｅｃｒｙｓｔａｌ！１ｚｅｄＰＯＩｙＳｉ ｌ
１ｃｏｎ”に薄いシリコン股上に形成したコニ１Ｃセ
ルが提案されている。しかし、このメモリセルの場合に
は、スイッチング用ＭＯ３ＦＥ王の基板を一定電位電源
に接続することが困難である。その結果、このメモリセ
ルでは基板が電気的に浮いた不安定なＭＯＳＦＥＴをス
イッチングトランジスタとして使わなければならない。
本発明の目的は、高集積化に適し、α粒子などの放射性
粒子によるソフトエラーが起こりにくく、さらに基板電
位が安定したＭＯＳＦＥＴをスイッチングトランジスタ
として使える半導体メモリセルを提供することにある。
粒子によるソフトエラーが起こりにくく、さらに基板電
位が安定したＭＯＳＦＥＴをスイッチングトランジスタ
として使える半導体メモリセルを提供することにある。
［問題点を解決するための手段］
本発明は第１導電型半導体基板と、該半導体基板の一主
面上の一部に形成された絶縁体膜と、−部が該絶縁体膜
上に存在し一部が前記半導体基板に接触した半導体膜と
を少なくとも構成要素としてＭＯＳＦＥＴを構成し、前
記半導体膜に、前記絶縁体膜上の該半導体膜に形成され
た第２導電型第１半導体領域、該第１半導体領域および
前記半導体基板に接するように前記半導体膜に形成され
た第１導電型第２半導体領域、該第２半導体領域に接し
、前記絶縁体膜上の半導体膜に形成され且つビット線に
接続された第２導電型第３半導体領域を設け、前記第１
半導体領域に接続された容量を含むことを特徴とする半
導体メモリセルである。
面上の一部に形成された絶縁体膜と、−部が該絶縁体膜
上に存在し一部が前記半導体基板に接触した半導体膜と
を少なくとも構成要素としてＭＯＳＦＥＴを構成し、前
記半導体膜に、前記絶縁体膜上の該半導体膜に形成され
た第２導電型第１半導体領域、該第１半導体領域および
前記半導体基板に接するように前記半導体膜に形成され
た第１導電型第２半導体領域、該第２半導体領域に接し
、前記絶縁体膜上の半導体膜に形成され且つビット線に
接続された第２導電型第３半導体領域を設け、前記第１
半導体領域に接続された容量を含むことを特徴とする半
導体メモリセルである。
［実施例］
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）および（ｂ）はそれぞれ本発明の半導体メ
モリセルの他の実施例の構造を示す平面図および断面図
で、第１図（ｂ）は第１図（ａ） （７） １１７−１
１７゛線に沿う断面図である。箇１図（ａ）、 （ｂ）
において、１０１はＰ型シリコン結晶基板、１０２は絶
縁体膜、１０４．１０５．１０６はシリコン膜で１０４
はそのＮ型領域、１０５はそのＰ型頭域、１０６はその
Ｎ型？Ｊ［、ｉｏ８はゲー トｉｉｔ体ｓ、１０９．１
１０ハｌ１体膜、１１１は高濃度Ｐ型頭滅、１１２．１
１３は絶縁体膜、１１４は溝開口部、１１５はコンタク
ト孔、１１６は活性領域と素子分離領域の境界、１１８
はシリコン膜１０４、１０５．１０６の境界、１０９°
はこのメモリセルと隣接する他のメモリセルの対応する
部分をそれぞくくなるのを避けるため、一部の線を省略
して示している。
モリセルの他の実施例の構造を示す平面図および断面図
で、第１図（ｂ）は第１図（ａ） （７） １１７−１
１７゛線に沿う断面図である。箇１図（ａ）、 （ｂ）
において、１０１はＰ型シリコン結晶基板、１０２は絶
縁体膜、１０４．１０５．１０６はシリコン膜で１０４
はそのＮ型領域、１０５はそのＰ型頭域、１０６はその
Ｎ型？Ｊ［、ｉｏ８はゲー トｉｉｔ体ｓ、１０９．１
１０ハｌ１体膜、１１１は高濃度Ｐ型頭滅、１１２．１
１３は絶縁体膜、１１４は溝開口部、１１５はコンタク
ト孔、１１６は活性領域と素子分離領域の境界、１１８
はシリコン膜１０４、１０５．１０６の境界、１０９°
はこのメモリセルと隣接する他のメモリセルの対応する
部分をそれぞくくなるのを避けるため、一部の線を省略
して示している。
本図のシリコン膜１０４．１０５．１０６、ゲート絶縁
体膜１０８、導電体膜１０９はＮｆヤネルＭＯ３ＦＥＴ
を、シリコン膜１０４、絶縁体膜１０２、高濃度Ｐ型頭
域１１１は溝部に形成されたセル容量をそれぞれ構成す
る。このＭＯＳＦＥＴのゲート電極となる導電体膜１０
９はワード線を兼ねている。導電体膜１１０はビット線
として使われる。Ｐ型頭Ｉ４．１０５、高濃度Ｐ型頭Ｉ
Ｊｉ！１１１はＰ型シリコン基板１０１と電気的につな
がってあり一定電位が供給されている。
体膜１０８、導電体膜１０９はＮｆヤネルＭＯ３ＦＥＴ
を、シリコン膜１０４、絶縁体膜１０２、高濃度Ｐ型頭
域１１１は溝部に形成されたセル容量をそれぞれ構成す
る。このＭＯＳＦＥＴのゲート電極となる導電体膜１０
９はワード線を兼ねている。導電体膜１１０はビット線
として使われる。Ｐ型頭Ｉ４．１０５、高濃度Ｐ型頭Ｉ
Ｊｉ！１１１はＰ型シリコン基板１０１と電気的につな
がってあり一定電位が供給されている。
第１図（ａ）、 （１））のメモリセルでは、記憶ノー
ドおよびＭＯＳＦＥＴの一方の通電電極を構成するＮ型
領域１０４が、Ｐ型頭賊１０５と接する場所を除いて、
完全に絶縁体によって囲まれている。そのため、隣り合
う複数のメモリセルの記憶ノード間の絶縁が容易でおる
。その上、Ｎ型領域は１０４とそれに接する部分のＰ型
領域１０５は絶縁体に囲まれた薄いシリコン膜にあるた
め、この部分においてα粒子などの放射性粒子の入射に
よって発生する少数キャリアの数は極めて少ない。その
ため、ファネリング効果が起こり多くの少数キャリアが
記憶ノードに加速収集される確率はほとんどない。
ドおよびＭＯＳＦＥＴの一方の通電電極を構成するＮ型
領域１０４が、Ｐ型頭賊１０５と接する場所を除いて、
完全に絶縁体によって囲まれている。そのため、隣り合
う複数のメモリセルの記憶ノード間の絶縁が容易でおる
。その上、Ｎ型領域は１０４とそれに接する部分のＰ型
領域１０５は絶縁体に囲まれた薄いシリコン膜にあるた
め、この部分においてα粒子などの放射性粒子の入射に
よって発生する少数キャリアの数は極めて少ない。その
ため、ファネリング効果が起こり多くの少数キャリアが
記憶ノードに加速収集される確率はほとんどない。
同様に第１図（ａ）、 （ｂ）のメモリセルでは、ビッ
ト線に接続されたＮ型領域１０６もＰ型領１．ｉ １０
５と導電体膜１１０と接する場所を除いて、完全に絶縁
体によって囲まれている。そのため、この部分において
α粒子などの放射性粒子の入射によって発生する少数キ
ャリアの数は極めて少なく、ファネリング効果が起こり
、多くの少数キャリアがビット線に７Ｊｆｌ速収集され
るｒａ率はほとんどない。
ト線に接続されたＮ型領域１０６もＰ型領１．ｉ １０
５と導電体膜１１０と接する場所を除いて、完全に絶縁
体によって囲まれている。そのため、この部分において
α粒子などの放射性粒子の入射によって発生する少数キ
ャリアの数は極めて少なく、ファネリング効果が起こり
、多くの少数キャリアがビット線に７Ｊｆｌ速収集され
るｒａ率はほとんどない。
さらに第１図（ａ）、（ｂ）の実施例では、シリコン膜
上の薄膜ＭＯ８ＦＥＴをスイッチングトランジスタとし
て用いているが、このＭＯＳＦＥＴの基板１０５とシリ
コン基板１０１が同じ導電型で接しているため、このＭ
ＯＳＦＥＴの基板が一定電位電位電源に接続されている
ことになる。
上の薄膜ＭＯ８ＦＥＴをスイッチングトランジスタとし
て用いているが、このＭＯＳＦＥＴの基板１０５とシリ
コン基板１０１が同じ導電型で接しているため、このＭ
ＯＳＦＥＴの基板が一定電位電位電源に接続されている
ことになる。
以上のように、本発明の半導体メモリセルでは、上記実
施例のように溝の中に形成したセル容量と容易に組み合
わせることができるため、小面積で充分な容量値を得る
ことができる、ＢＳＥセルのように記憶ノード間の絶縁
が容易なため高集積化が図れる、α粒子などの放射性粒
子によるソフトエラーが起こりにくい、などの特徴を得
ることができる。
施例のように溝の中に形成したセル容量と容易に組み合
わせることができるため、小面積で充分な容量値を得る
ことができる、ＢＳＥセルのように記憶ノード間の絶縁
が容易なため高集積化が図れる、α粒子などの放射性粒
子によるソフトエラーが起こりにくい、などの特徴を得
ることができる。
以上説明の便宜上、第１図（ａ）、（ｂ）に示される構
造の実施例を用いたが、本発明はこれに限るものではな
い。トランジスタの種類、導電型は他の適当なものでも
構わない。
造の実施例を用いたが、本発明はこれに限るものではな
い。トランジスタの種類、導電型は他の適当なものでも
構わない。
［発明の効果］
以上説明したように本発明のメモリセルによれば高集積
化に適し、α粒子などの放射性粒子によるソフトエラー
が起こりにくく、さらに基板電位が安定したＭＯＳＦＥ
Ｔをスイッチングトランジスタとして使えるなどの効果
を有するもので必る。
化に適し、α粒子などの放射性粒子によるソフトエラー
が起こりにくく、さらに基板電位が安定したＭＯＳＦＥ
Ｔをスイッチングトランジスタとして使えるなどの効果
を有するもので必る。
第１図（ａ）は本発明の半導体メモリセルの一実施例の
構造を示す平面図、第１図（ｂ）は第１図（ａ）の１１
７−１１７°線断面図でおる。 １０２・・・絶縁体膜 １０５．１１１・・・Ｐ型頭域 １０６・・・Ｎ型領域
構造を示す平面図、第１図（ｂ）は第１図（ａ）の１１
７−１１７°線断面図でおる。 １０２・・・絶縁体膜 １０５．１１１・・・Ｐ型頭域 １０６・・・Ｎ型領域
Claims (1)
- （１）第１導電型半導体基板と、該半導体基板の一主面
上の一部に形成された絶縁体膜と、一部が該絶縁体膜上
に存在し一部が前記半導体基板に接触した半導体膜とを
少なくとも構成要素としてＭＯＳＦＥＴを構成し、前記
半導体膜に、前記絶縁体膜上の該半導体膜に形成された
第２導電型第１半導体領域、該第１半導体領域および前
記半導体基板に接するように前記半導体膜に形成された
第１導電型第２半導体領域、該第２半導体領域に接し、
前記絶縁体膜上の半導体膜に形成され且つビット線に接
続された第２導電型第３半導体領域を設け、前記第１半
導体領域に接続された容量を含むことを特徴とする半導
体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196094A JPS6351666A (ja) | 1986-08-20 | 1986-08-20 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61196094A JPS6351666A (ja) | 1986-08-20 | 1986-08-20 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6351666A true JPS6351666A (ja) | 1988-03-04 |
Family
ID=16352113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61196094A Pending JPS6351666A (ja) | 1986-08-20 | 1986-08-20 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6351666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224450A (ja) * | 1990-01-26 | 1991-10-03 | Miyoujiyou Shokuhin Kk | 通電加熱による食品の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635459A (en) * | 1979-08-30 | 1981-04-08 | Fujitsu Ltd | Semiconductor memory device and manufacture thereof |
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS61287258A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 半導体記憶装置の製造方法 |
-
1986
- 1986-08-20 JP JP61196094A patent/JPS6351666A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635459A (en) * | 1979-08-30 | 1981-04-08 | Fujitsu Ltd | Semiconductor memory device and manufacture thereof |
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS61287258A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 半導体記憶装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03224450A (ja) * | 1990-01-26 | 1991-10-03 | Miyoujiyou Shokuhin Kk | 通電加熱による食品の製造方法 |
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