JPS581458B2 - デイジタル入力装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル入力装置に係り、特に、接点の開閉
により発生するチャタリング、あるいは電磁誘導により
生じるノイズ成分を除去したディジタル入力装置に関す
る。

従来、この種のデイジタル入力装置では、第１図に示す
ように、ノイズを除去する為に入力側に抵抗、コンデン
サで構成したＣＲフイルターを用いていた。

しかし、コンデンサ、抵抗によるＣＲフィルターでは素
子のばらつきによって、遅延時間のばらつきが生じ、こ
のばらつきを補正する為に、より複雑な補正回路が必要
となり、ディスクリート部品の増加をまねく結果となっ
ていた。

更に、入力信号に対応してＣＲフィルター切回路が必要
である為、入力信号の数の増加に伴ない、ディスクリー
ト部品も増加せざるを得ない結果となっていた。

本発明は上記の欠点に鑑みなされたもので、チャタリン
グ等によるノイズが入力信号に重畳したとしても、デイ
ジタル的に処理することにより、入力信号の遅延時間の
均一化を計り、信頼性の高いデイジタル入力装置を提供
することを目的とする。

本発明は更に、入力回路を多数の入力信号に対して共用
することにより、入力信号の増えても最小の部品で構成
でき、安価なデイジタル入力装置を提供することを目的
しする。

以下、図面を参照して本発明の一実施例を詳述する。

第２図は本発明のデイジタル入力装置の一実施例を示す
ブロック図である。

１１はマルチプレクサである。

本実施例の場合には、マルチプレクサ１１には６４個の
入力信号が入力され、その１つがマルチプレクサ１１に
より順次選択される。

１２はマルチプレクサ１１によって選択された入力信号
をラッチするＤタイプフリップフロツプである。

１３はＤタイプフリップフロツプ１２のＱ出力が論理“
０”で、後述するカウンタ１５から出力されるキャリー
信号が論理“０”の時、クロツク信号ＣＬＫに同期して
カウントアップパルスを生成するナンドゲートである。

１４はＤタイプフリツプフロツプ１２のＱ出力が論理“
ｌ”で、カウンタ１５から出力されるボロー信号が論理
“０”の時、クロツク信号ＣＬＫに同期してカウントダ
ウンパルスを生成するナンドゲートである。

１５はナンドゲート１３からのカウントアップパルスに
より１ずつインクリメントし、また、ナンドゲート１４
からのカウントダウンパルスにより１ずつデイクリメン
トするロード機能付ｎビットのカウンタである。

このカウンタ１５は、その計数内容が全て論理“１”に
なった時、キャリー信号を発生し、また，その計数内容
が全て論理“０”になった時、ボロー信号を発生する。

１６はカウンタ１５からのキャリー信号が論理“１”の
時にセットし、ボロー信号が論理“０”の時にリセット
し、前記キャリー信号およびボロー信号が共に論理“０
”の時、前の論理値状態を保持するＪ−Ｋフリツプフロ
ツプである。

１７および１８はＪ−Ｋフリツプフロツプ１６に初期値
および入力信号の論理値（“１”又は“０”）をセット
する為のナンドゲートである。

１９はカウンタ１５の内容ＡとＪ−Ｋフリツプフロツプ
１６のＱ出力信号が入力情報として供給され記憶される
（ｎ＋１）ビット×６４Ｗのメモリである。

即ち、このメモリ１９には各入力信号に応じた前のカウ
ンタ１５の内容Ａと、Ｊ−Ｋフリツプフロツプ１６の情
報（即ち、入力信号の前の“１”又は“０”の論理値情
報）が記憶される。

本デイジタル入力回路の動作の始めに、メモリ１９の各
番地には初期値として例えばオール“０”の情報が記憶
されるが、この初期値の情報は不特定なものであっても
よい。

このメモリ１９のアドレス指定は後述するタイミング発
生回路により行なわれる。

２０はＪ−Ｋフリツプフロツプ１６のＱ出力信号を１ビ
ットずつシフトしながら記憶し、８ビットのパラレルデ
ータに変換して出力するシフトレジスタである。

２１はシフトレジスタ２０からの出力信号を記憶し、計
算機（ＣＰＵ）とのインターフェースとなる８ビット×
８ワードのレジスタファイルである。

２２はデイジタル入力回路全体のタイミング信号を生成
する、例えば８ビットカウンタで構成されるタイミング
発生回路である。

このタイミング発生回路２２には基本となるクロツク信
号ＣＬＫが供給されている。

２３はタイミング発生回路２２の下位２ビットの出力信
号をデコードし、タイミング信号Φ０、Φ１、Φ２を生
成するデコーダである。

タイミング発生回路２２の上位６ビットの出力信号ａ〜
ｆはマルチプレクサ１１に与えられ、６４個の入力信号
のうち１つの入力信号を順次選択する為のアドレス信号
として用いられる。

また上記出力信号ａ〜ｆはメモリ１９から入力信号に対
応するカウンター５の内容Ａ（当該入力信号のカウンタ
ー５の前の内容）を取出す為のアドレス信号としても使
用される。

更にまた、タイミング発生回路２２の上位３ビットの出
力信号ａ〜ｃはレジスタファイル２１のレジスタ指定を
行なうアドレス信号としても使用される。

２４は上記出力信号ｄ〜ｆが入力信号されるアンドゲー
トである。

２５はデコーダ２３の１ビット出力（論理“１１”の時
のデコーダ出力）及びアンドゲート２４からの出力が入
力されタイミング信号Φ３を生成するナンドゲートであ
る。

２６はクロツク信号ＣＬＫとタイミング信号の１が入力
されるアンドゲートで、このアンドゲート２６の出力は
ナンドゲート１３，１４に入力されると共に、Ｊ−Ｋフ
リツプフロツプ１６のトリガー信号となる。

２７はカウンター５のキャリー信号を反転してナンドゲ
ート１３に送出するインバータ、２８はカウンター５の
ボロー信号を反転してナンドゲート１４に送出するイン
バータである。

次に、第２図に示した本発明のデイジタル入力回路の動
作を第３図を用いて説明する。

まず、タイミング発生回路２２より第３図１及び２に示
す各タイミング信号Φ０〜Φ３が生成される。

タイミング発生回路２２から出力される上記信号ａ〜ｆ
はマルチプレクサ１１の選択信号となり、６４個の入力
信号のうち１つの入力信号を順次指定する。

また同時に信号ａ〜ｆはメモリー９のアドレス信号とな
り、マルチプレクサ１１で選択された入力信号に対応し
たメモリ１９の内容を読み出す。

タイミング発生回路２２にクロツク信号ＣＬＫが与えら
れている間、上記信号ａ〜ｆが生成されており、第３図
の１及び２に示したような４つのタイミング信号Φ０〜
Φ３が生成される。

タイミング信号Φ０が生成された時、出力信号ａ〜ｆに
よって指定されたメモリ１９の番地から読み出されるｎ
ビットの情報がカウンタ１５にセットされ、またメモリ
１９の同じ番地から読み出された当該入力信号の前の論
理値情報がＪ −Ｋフリツプフロツプ１６にプリセット
される。

同時にマルチプレクサ１１によって選択された入力信号
がＤタイプフリツプフロツプ１２にラッチされる。

例えば、出力信号ａ〜ｆがオール“０”の場合は、マル
チプレクサ１１から入力信号０が選択され、その論理値
情報がＤタイプフリツプフロツプ１２にラッチされる。

また、メモリ１９の０番地からｎビットの情報と１ビッ
トの論理値情報がそれぞれ読み出されメモリ１９および
Ｊ−Ｋフリツプフロツプ１６にセットされる。

次に、タイミング信号Φ１が生成された時、Ｄタイプフ
リツプフロツプ１２のセット出力Ｑが論理“１”で、且
つ、カウンタ１５からのキャリー信号が論理“１”でな
ければ、アンドゲート２６の出力信号のタイミングでナ
ンドゲート１３が開き、カウントアップパルスがカウン
タ１５のＵＰ端子に入力され、カウンタ１５は１ずつイ
ンクリメントする。

また、Ｄタイプフリツプフロツプ１２のリセット出力Ｑ
が論理“１”で、且つ、カウンタ１５からのボロー信号
が論理“１”でなければアンドゲート２６の出力信号の
タイミングでナンドゲート１４が開き、カウントダウン
パルスがカウンタ１５のＤＯＷＮ端子に入力され、カウ
ンタ１５は１ずつデイクリメントする。

そして、上記インクリメントによりカウンタ１５の内容
がオール“１”になった時、キャリー信号が出力され、
上記デイクリメントによりカウンタ１５の内容がオール
“０”になった時、ボロー信号が出力される。

一方、Ｊ−Ｋフリツプフロツプ１６はカウンタ１５から
上記キャリー信号が出力されるとセットし、また上記ボ
ロー信号が出力されるとリセットする。

しかし、カウンタ１５からキャリー及びボロー信号とも
出力されなければ、タイミング信号Φ０でプリセットし
た論理値を保持する。

次に、タイミング信号Φ２が生成されると、カウンタ１
５の内容とＪ−Ｋフリツプフロツプ１６の内容がメモリ
１９の当該入力信号に対応する番地に格納される。

この時点ではメモリ１９のアドレス信号である出力信号
ａ〜ｆの値は変らない。

同時にＪ−Ｋフリツプフロツプ１６のＱ出力の内容がシ
フトレジスタ２０に１ビットシフトインされる。

このタイミング信号Φ０〜Φ２で述べた動作が８回繰返
し実行されると、シフトレジスタ２０には８ビットのデ
ータがラッチされる。

実施例によれば入力信号の０〜７、８〜１５、・・・・
・・・・・５６〜６３の単位で上記したタイミング信号
Φ０〜の２の動作が実行され、それぞれ８ビットのデー
タが順次シフトレジスタ２０にセットされる。

そして、第３図２に示すように各８回目の動作の終りに
タイミング信号Φ３が生成される。

このタイミング信号Φ３が生成されると、レジスタファ
イル２１の信号ａ〜ｃによって指定される番地（レジス
タ）にシフトレジスタ２０からの８ビットのデータが書
き込まれる。

このレジスタファイル２１の読み出しはバイトセレクト
信号ＢＳによりアドレス指定することにより計算機（Ｃ
ＰＵ）等にバイト単位で転送できる。

以上の動作を別の角度からみると、カウンタ１５はフィ
ルターの働きをしており、マルチプレクサ１１、メモリ
１９、Ｊ−Ｋフリツプフロツプ１６はカウンタ１５を多
数の入力信号に対して時分割で使用する為の制御を司ど
る。

今、カウンタ１５を時分割で使用していることを意識せ
ず、１つの入力信号に対する動作のみとした時を例とし
てカウンタ１５のフィルターとしての働きを説明する。

１つの入力信号に対する本発明のデイジタル入力装置は
第４図に示す回路構成とすることができる。

そして、チャタリング等のノイズのない入力信号が入力
された時、第４図の各部の波形は第５図のようになる。

尚、第４図は第３図のカウンタ１５の周辺回路と同じで
あるので、構成の説明は省略する。

そこで、第５図ｂに示すノイズのない入力信号が入力さ
れ、信号が論理“０”が論理“１”に変化したとする。

サンプリングクロツク信号（Φ１＋ＣＬＫ）に同期して
、論理゛１”の情報をＤタイプフリツプフロツプ１２に
ラッチする。

Ｄタイプフリツプフロツプ１２のセット出力Ｑは第５図
Ｃとなり、ナンドゲート１３からＴ１のタイミングで第
５図ｄに示すカウントアップパルスがカウンタ１５のＵ
Ｐ端子に入力される。

カウンタ１５はカウントアップパルスに応じて第５図ｆ
前半に示すように１ずつインクリメントする。

このインクリメントによりカウンタ１５の内容がオール
“１”になると、カウンタ１５は第５図ｇに示すキャリ
ー信号を発生する。

キャリー信号がカウンタ１５から送出されると、Ｊ−Ｋ
フリップフロップ１６はＴ１のタイミングでセットし、
その出力は第５図ｉに示すように論理“１”となる。

同時にキャリー信号はインバータ２７によって反転され
るため、ナンドゲート１３が閉じられる。

従って，Ｊ−Ｋフリツプフロツプ１６のＵＰ端子に以後
入力がかからないので、カウンタ１５は計数動作を停止
する。

一方、カウンタ１５からキャリー信号が出力され続けら
れている為、Ｊ−Ｋフリップフロツプ１６は論理“１”
の状態を保持している。

次に、入力信号が論理“１”から“０”に変化すると、
Ｔ２のタイミングでカウンタ１５はオール“１”の状態
から第５図ｆの後半に示すようにデイクリメント動作を
開始し、オール“０”になると第５図ｈに示すボロー信
号を発生する。

このボロー信号が出力されるとＪ−Ｋフリップフロツプ
１６はＴ３のタイミングでリセットし、出力信号は第５
図ｉに示すように論理“１”から“０”になる。

同時に、このボロー信号はインバータ２８により反転さ
れる為、ナンドゲート１４を閉じる。

そして、カウンタ１５のＤＯＷＮ端子にカウントダウン
パルスが供給されなくなるので、カウンタ１５は計数を
停止する。

上記の説明から明らかなように、Ｊ−Ｋフリップフロツ
プ１６は特に、ボロー信号が出力されてからキャリー信
号が出力される間（Ｔ１−Ｔ１）、論理“０”の論理値
を、また、キャリー信号が出力されてからボロー信号が
出力される間（Ｔ２−Ｔ３）、論理“１”の論理値をそ
れぞれ出力できるようにする為に設けられている。

そして、メモリ１９の各ワードの１ビットにＪ−Ｋフリ
ツプフロツプ１６の出力を記憶させている為、多数の入
力信号の操作に応じて、前の論理値を当該入力信号に応
じて続み出すことが出来るようになっている。

次に、入力信号にチヤタリング等のノイズが重畳されて
いる場合、カウンタ１５がフィルターとして働く点につ
き、第６図を参照して説明する。

第６図ｂに示すように、入力信号にチャタリング等によ
るノイズが重畳していると、その入力信号はＤタイプフ
リツプフロツプ１２から第６図Ｃに示すようにサンプリ
ングクロツク信号のク田ノク巾分だけ遅れて出力される
。

上述したようにＤタイプフリツプフロツプ１２からセッ
ト信号Ｑが出力されている時は、カウンタ１５はインク
リメント動作を行ない、リセット信号Ｑが出力されてい
る時は、カウンタ１５はデイクリメント動作を行なう。

（第６図ｆに示す通り）しかし、第５図と同様に、入力
信号が定常状態（論理“１”の状態）になると、カウン
タ１５はインクリメント動作のみを行ない、ｎまで計数
するとカウンタ１５から第６図ｇに示すようにキャリー
信号が出力される。

そして、第６図ｉに示す論理“１”の信号が出力される
。

一方、入力信号が立下ってもノイズが重畳していると第
６図ｂの後半に示すような波形になる。

従って、Ｄタイプフリツプフロツプ１２の出力はサンプ
リングクロツク信号の巾分だけ遅れて第６図Ｃの後半の
ようになる。

Ｄタイプフリツプフロツプ１２のリセット出力Ｑがある
時は、カウンタ１５はデイクリメント動作を行なうが、
Ｄタイプフリツプフロツプ１２のセット出力もノイズに
より存在するのでインクリメント動作も行なう。

しかし、第５図と同様に、入力信号が定常状態（論理“
０”の状態）になると、カウンタ１５はデイクリメント
動作のみを行ない、カウンタ１５の内容がオール“０”
になると第６図ｈに示すようにボロー信号を出力する。

そして、出力は第６図ｉに示すように論理“０”となる
。

尚、第２図において、レジスタファイル２１は計算機（
ＣＰＵ）とのインターフェースを容易にするもので、シ
フトレジスタ２０に１バイト分のデータがシフトインさ
れる都度にリフレッシュされ、計算機（ＣＰＵ）へ１バ
イト単位毎にデータが転送される。

本実施例のデイジタル入力装置の遅延時間ＴＤ（入力信
号が論理“０”から“１”に変化した時に応じて、出力
信号が論理“０”から１”に変化するまでの時間、但し
、入力信号にはノイズが重畳されていない場合とする。

）は次のように表現される。

ｎ・・・・・・カウンタ１５のビット長 Ｎ・・・・・・入力信号数 ｆＣＬＫ・・・基本クロツク信号ＣＬＫの周波数上式に
おいて、４／ｆｃＬＫはタイミング信号Φ０〜Φ３を生
成して、１入力信号毎に入力される為に有する時間を意
味する。

また、分解能、即ち遅延時間のばらつきはＮ×４／ｆＣ
ＬＫである。

従って、入力信号のチャタリングの量及びノイズ等と必
要な分解能を考慮して適当な値をｎ及びｆＣＬＫとする
ことにより、最適な遅延時間を得ることが出来る。

以上述べたように、従来のＣＲフィルターをデイジタル
的に処理した本発明のデイジタル入力装置によれば、カ
ウンタ及びフリツプフロツプ等の簡単な回路により構成
することが出来、従来と同様のフィルター効果を得るこ
とが出来る。

そして、部品点数の少ないデイジタル入力回路が得られ
る。

更に、カウンタを時分割で多重使用しているので、入力
信号数が増加しても対応して部品を増加させることはな
く、実装密度の向上出来るとともに、入力点数が増加し
ても設計変更することはない。

更にまた、クロツク信号の周期及びカウンタのビット長
を変えることにより、容易に正確に遅延時間を設定する
ことが出来る。

【図面の簡単な説明】

第１図は従来のデイジタル入力装置のフィルター回路を
示す図、第２図は本発明のデイジタル入力装置の一実施
例を示すブロック図、第３図は第２図のタイミング発生
回路からのタイミング信号を示す図、第４図乃至第６図
はカウンタによるフィルター作用を説明するもので、第
４図は１入力信号に対する本発明の構成を示す図、第５
図は第４図にノイズのない入力信号が入力された場合の
タイミング図、第６図は第４図にノイズが重畳された入
力信号が入力された場合のタイミング図である。 １１・・・マルチプレクサ、１２・・・Ｄタイプフリツ
プフロツプ、１３、１４・・・ナンドゲート、１５・・
・カウンター １６・・・Ｊ−Ｋフリツプフロツプ、１
９・・・メモリ、２０・・・シフトレジスタ、２２・・
・タイミング発生回路、２３・・・デコーダ２３。

Claims (1)

【特許請求の範囲】
1. １ 多数の入力信号が供給されその１つを順次選択する
   マルチプレクサと、このマルチプレクサで選択した入力
   信号をラッチする第１フリツプフロツプと、ロードおよ
   びアップ・ダウンカウントを行ない、カウンタ内容が全
   て“１”の時にキャリー信号を出力し、全て“０”の時
   にボロー信号を出力するカウンタと、上記キャリー信号
   と上記第１フリツプフロツプのセット出力とにより上記
   カウンタに印加するカウントアップパルスを生成する手
   段と、上記ボロー信号と上記第１フリップフロツプのリ
   セット出力とにより上記カウンタに印加するカウントダ
   ウンパルスを牟成する手段と、上記カウンタから上記キ
   ャリー信号が出力された時にセットし、上記ボロー信号
   が出力された時にリセットし、上記キャリー信号及びボ
   ロー信号が共に出力されなければプリセットの状態を保
   持する第２フリツプフロツプと、上記カウンタの内容と
   その時の上記第２フリツプフロツプの出力値とが格納さ
   れる上記入力信号に応じた容量を有するメモリと、上記
   第２フリツプフロツプの出力値がシフトインされる複数
   ビットのシフトレジスタと、上記マルチプレクサの選択
   指定と上記メモリのアドレス指定を同じアドレス信号で
   行ない、入力信号に対応する上記メモリの出力を上記カ
   ウンタにロードし、上記第２フリツプフロップにプリセ
   ットする手段とを具備することを特徴とするデイジタル
   入力装置。