JPS58146082A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS58146082A JPS58146082A JP2816482A JP2816482A JPS58146082A JP S58146082 A JPS58146082 A JP S58146082A JP 2816482 A JP2816482 A JP 2816482A JP 2816482 A JP2816482 A JP 2816482A JP S58146082 A JPS58146082 A JP S58146082A
- Authority
- JP
- Japan
- Prior art keywords
- memories
- output
- memory
- address
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はメモリ回路に１列する。
（２）技術の背景
周知のとおりメモリ回路はあるアドレス入力を与えて所
望のデータを得るものである。あるいはそのアドレス人
力に対応して所望のデータをストアするものである。こ
のようなメモリ回路はコンビ凰−タシステム、通信シス
テム等において不可欠な存在であり、その性能としては
正確なデータの読出しあるいは書込みと、高速性とが要
求される。然し高速性とは言ってもメモリ回路に対する
いわゆるアクセス時間を割るような高速読出しは不可能
である。本発明は特に？：、の高速読出しについて言及
するものである。
望のデータを得るものである。あるいはそのアドレス人
力に対応して所望のデータをストアするものである。こ
のようなメモリ回路はコンビ凰−タシステム、通信シス
テム等において不可欠な存在であり、その性能としては
正確なデータの読出しあるいは書込みと、高速性とが要
求される。然し高速性とは言ってもメモリ回路に対する
いわゆるアクセス時間を割るような高速読出しは不可能
である。本発明は特に？：、の高速読出しについて言及
するものである。
（３）従来技術と問題点
第１図は一般的なメモリ回路の基本構成例を示すブロッ
ク図である。本図において、メモリ回路ｌＯはメモリ１
１とデータレジスタ１２とを含んでなる。なお、メモリ
ＩＩＫはアドレスデコーダ等が内蔵されているが図示し
ない。今、あるアドレス人力Ａｌｎが印加されたとする
と、該アドレス入力人１ｎＫよって指定され光アドレス
にあるデータが読み出され、出力データとしてレジスタ
１２に一旦ノ４ツファされた後、出力データＤｏｕｔと
して送出される。これが１回の読出しである。仁の様子
を示したのが次に述べる第２図である。
ク図である。本図において、メモリ回路ｌＯはメモリ１
１とデータレジスタ１２とを含んでなる。なお、メモリ
ＩＩＫはアドレスデコーダ等が内蔵されているが図示し
ない。今、あるアドレス人力Ａｌｎが印加されたとする
と、該アドレス入力人１ｎＫよって指定され光アドレス
にあるデータが読み出され、出力データとしてレジスタ
１２に一旦ノ４ツファされた後、出力データＤｏｕｔと
して送出される。これが１回の読出しである。仁の様子
を示したのが次に述べる第２図である。
第２図は第１図のメモリ回路の動作説明に用いるタイム
チャートである。本図の（ｔ） ＠ （２）および（３
）欄はそれぞれ第１図中の部分■、■および■に現われ
る信号について示すものであり、それぞれアドレス入力
ＡＩｎ’ メモリ出力（Ｄ）およびレジスタ出力（Ｄｏ
ｔｌｔ）である。今、第１番目のアドレス入力Ａ１ｎ１
が印加されたとすると、これに対応するメモリ出力ＤＩ
が、アクセス時間ＴＩ をおいて送出され、次のアドレ
ス入力Ａい２に切夛替わるタイｉングにおいてすなわち
アドレス切替え時間Ｔ、をおいて出力データＤ、ｕｔ１
が送出される。なお、メモリ出力Ｄ１は（２）欄のＤｌ
のタイｉングでほぼ同時にレジスタ１２に一時パッファ
される。
チャートである。本図の（ｔ） ＠ （２）および（３
）欄はそれぞれ第１図中の部分■、■および■に現われ
る信号について示すものであり、それぞれアドレス入力
ＡＩｎ’ メモリ出力（Ｄ）およびレジスタ出力（Ｄｏ
ｔｌｔ）である。今、第１番目のアドレス入力Ａ１ｎ１
が印加されたとすると、これに対応するメモリ出力ＤＩ
が、アクセス時間ＴＩ をおいて送出され、次のアドレ
ス入力Ａい２に切夛替わるタイｉングにおいてすなわち
アドレス切替え時間Ｔ、をおいて出力データＤ、ｕｔ１
が送出される。なお、メモリ出力Ｄ１は（２）欄のＤｌ
のタイｉングでほぼ同時にレジスタ１２に一時パッファ
される。
このことは第２番目のアドレス入力人、２についても同
様であり 、Ｔ ｌ ＋ ７２を経過した後に出力デー
タＤ。ｕｔ２を得る。
様であり 、Ｔ ｌ ＋ ７２を経過した後に出力デー
タＤ。ｕｔ２を得る。
そうすると、出力データＤ。ｕｔ”およびり、ｕｔ２を
得る。
得る。
そうすると、出力データＤ、１１ｔ１およびＤ０□２を
得るために、各アドレス入力の印加からそれぞれＴ烏時
間は待たなければならないことＫなる。
得るために、各アドレス入力の印加からそれぞれＴ烏時
間は待たなければならないことＫなる。
このために、メモリ回路の高速化が１々検肘されている
。
。
ところで、例えばＰＣＭ通信用Ｌ８Ｉではフィルタ係数
の計算等、膨大なディジタル信号処理が要求される。こ
のために高速なディジタル信号処理用ＬＳＩが開発され
ている。然しなから咳ディジタル信号処理用Ｌ８Ｉが高
速動作可能であっても、これに供給すべきデータが追い
つかなくなり、目的とするディジタル信号処理ができな
いという事襲を招いている。すなわち、ディジタル信号
処理の速度に見合う、高速読出し可能なメモリ回路が是
非とも必要である。
の計算等、膨大なディジタル信号処理が要求される。こ
のために高速なディジタル信号処理用ＬＳＩが開発され
ている。然しなから咳ディジタル信号処理用Ｌ８Ｉが高
速動作可能であっても、これに供給すべきデータが追い
つかなくなり、目的とするディジタル信号処理ができな
いという事襲を招いている。すなわち、ディジタル信号
処理の速度に見合う、高速読出し可能なメモリ回路が是
非とも必要である。
（４）発明の目的
本発明は上記の問題に鑑み、見かけ上、メモリ回路本来
の読出し時間をさらに短縮できるメモリ回路を提供する
ことを目的とするものである。
の読出し時間をさらに短縮できるメモリ回路を提供する
ことを目的とするものである。
（５）発明の構成
上記目的を達成するために本発明は、メ毫りを複数個備
え、これらメモリを並列的に且りシーケンシャルに動作
せしめて読出しを行うようにし九ことを特徴とするもの
である。
え、これらメモリを並列的に且りシーケンシャルに動作
せしめて読出しを行うようにし九ことを特徴とするもの
である。
（６）発明の実施例
以下図面を・参照しながら本発明の詳細な説明する。
第３図は本発明の一実施例を示すブロック図である。本
図に示すメモリ回路３０は図示の如き構成である。すな
わち、基本クロックＣＫの周期のｎ倍（ｍは２以上の整
数であるが、本図では１１ ｚ ３の場合を例示する）
の周期（クロックＣＫＩ 、 ＣＲ２およびＣＨ２”）
で逐次印加されるアドレス人力Ａ、、（Ａ、ｎｌ 、Ａ
、、２ 、Ａ、ｎ３・・・）をサイクリックに一時・臂
ツファする！Ｉ（＠のアドレス入力レジスタ（図中の３
１−１．３１−２および３ｌ−３）と、咳ｎ個（ｎ−３
）のアドレス入力レジスタの出力によってそれぞれアク
セスされるｎ個のメモリ（図中ではｎ ＝ ３であシ、
３２−１．３２−２および３２−３として示す）と、該
ｎ個（！１＝３）のメモリからの読出し出力を受信して
前記基本クロックの周期で多重化する！ルチｌレクサ３
４と、咳マルチｌレクサよシ該基本タロツクの周期で前
記ｎ個（ｎ＝３）のメモリ３２−１．３２−２ 。
図に示すメモリ回路３０は図示の如き構成である。すな
わち、基本クロックＣＫの周期のｎ倍（ｍは２以上の整
数であるが、本図では１１ ｚ ３の場合を例示する）
の周期（クロックＣＫＩ 、 ＣＲ２およびＣＨ２”）
で逐次印加されるアドレス人力Ａ、、（Ａ、ｎｌ 、Ａ
、、２ 、Ａ、ｎ３・・・）をサイクリックに一時・臂
ツファする！Ｉ（＠のアドレス入力レジスタ（図中の３
１−１．３１−２および３ｌ−３）と、咳ｎ個（ｎ−３
）のアドレス入力レジスタの出力によってそれぞれアク
セスされるｎ個のメモリ（図中ではｎ ＝ ３であシ、
３２−１．３２−２および３２−３として示す）と、該
ｎ個（！１＝３）のメモリからの読出し出力を受信して
前記基本クロックの周期で多重化する！ルチｌレクサ３
４と、咳マルチｌレクサよシ該基本タロツクの周期で前
記ｎ個（ｎ＝３）のメモリ３２−１．３２−２ 。
３２−３からの読出し出力を順次一時・９ツ７了すると
共に出力データＤ６Ｉｌｔとして送出するデータレジス
タ３５とから構成される。なお、基本クロックＣＫおよ
びその３分周クロックＣＫＩ 、 ＣＲ２およびＣＨ２
は制御回路３６から供給される０次罠上述の構成の動作
を＠４図を参照しながら説明する。
共に出力データＤ６Ｉｌｔとして送出するデータレジス
タ３５とから構成される。なお、基本クロックＣＫおよ
びその３分周クロックＣＫＩ 、 ＣＲ２およびＣＨ２
は制御回路３６から供給される０次罠上述の構成の動作
を＠４図を参照しながら説明する。
第４図は第３図に示し九構成の動作説明に用いるタイム
チャートである０本図において、（１）欄〜（至）欄の
信号は、それぞれ第３図中の部分■〜ＯＫ現われる信号
に相轟する。先ずアドレス入力Ａｉｎが、アドレス切替
え時間Ｔ′露毎に連続的ＫＡ、ｎ１゜関Ｔ′露の発生周
期は基本タロツクＣＫ（第（２）欄）に同期している。
チャートである０本図において、（１）欄〜（至）欄の
信号は、それぞれ第３図中の部分■〜ＯＫ現われる信号
に相轟する。先ずアドレス入力Ａｉｎが、アドレス切替
え時間Ｔ′露毎に連続的ＫＡ、ｎ１゜関Ｔ′露の発生周
期は基本タロツクＣＫ（第（２）欄）に同期している。
これら一連のアドレス入力は、基本りａｙりＣＫＯ３分
周クロックＣＫ１ 、 ＣＨ２、ＣＮ３・・・（第α１
〜（至）欄）Ｋ同期して、点３３より７１１次アドレス
入力レジスタ３１−１．３１−２．３１−３に振シ分け
られる。そして、各々が第（３）〜（５）欄忙示す如く
アドレス入力レジメタ出力ＡＩ、Ａ２．Ａ３．Ａ４・・
・を送出する。これらアドレス入力を受けて、メモリ３
２−１．３２−２および３２−３ Ｆｉ対応するメモリ
出力ＤＩ、Ｄ２．Ｄ３．Ｄ４・・・を送出する（第（６
）〜（８）欄）。
周クロックＣＫ１ 、 ＣＨ２、ＣＮ３・・・（第α１
〜（至）欄）Ｋ同期して、点３３より７１１次アドレス
入力レジスタ３１−１．３１−２．３１−３に振シ分け
られる。そして、各々が第（３）〜（５）欄忙示す如く
アドレス入力レジメタ出力ＡＩ、Ａ２．Ａ３．Ａ４・・
・を送出する。これらアドレス入力を受けて、メモリ３
２−１．３２−２および３２−３ Ｆｉ対応するメモリ
出力ＤＩ、Ｄ２．Ｄ３．Ｄ４・・・を送出する（第（６
）〜（８）欄）。
この場合、各メモリにアドレス入力が与えられてから対
応するメモリ出力を得るまでの時間は従来どお）、アク
セス時間〒１によって定められる。
応するメモリ出力を得るまでの時間は従来どお）、アク
セス時間〒１によって定められる。
各メモリ（３２−１〜３２−３）からのメモリ出力ＤＩ
、０２．０３．Ｄ４・・・は、マルチｌレクチ３４によ
シ、基本クロックＣＫに同期して多重化される。多重化
され念マルチデレクナ出力は（９）欄中のＭｌ、Ｋ２．
Ｋ３．Ｋ４・・・と１して示される。
、０２．０３．Ｄ４・・・は、マルチｌレクチ３４によ
シ、基本クロックＣＫに同期して多重化される。多重化
され念マルチデレクナ出力は（９）欄中のＭｌ、Ｋ２．
Ｋ３．Ｋ４・・・と１して示される。
これら多重化出力はデータレジスタ３５ｔＣ一時／＃ソ
ファされると共に、最終的な出力データＤ、□とじて送
出される（（１０欄のＤ １．Ｄ、□２゜ｕｔ Ｄｏａｔ ３−” Ｄｅ□４・・・）。
ファされると共に、最終的な出力データＤ、□とじて送
出される（（１０欄のＤ １．Ｄ、□２゜ｕｔ Ｄｏａｔ ３−” Ｄｅ□４・・・）。
ζこで、第４図（転）欄と従来法による第２図（３）欄
とを比較すると、出力データＤ、□がり。ｔｌｔ１→Ｄ
ｔｕｔ ２→・・・として出力される時間間隔がＴＩか
らＴ′鵞へと短縮されている。つまり、メモリの読こζ
ＫＴｓ＞？’、である。アドレス切替え時間がＴ３から
Ｔ′鵞へと短縮されたのは、本発明において、いわば時
分割手法を採）入れたからである。
とを比較すると、出力データＤ、□がり。ｔｌｔ１→Ｄ
ｔｕｔ ２→・・・として出力される時間間隔がＴＩか
らＴ′鵞へと短縮されている。つまり、メモリの読こζ
ＫＴｓ＞？’、である。アドレス切替え時間がＴ３から
Ｔ′鵞へと短縮されたのは、本発明において、いわば時
分割手法を採）入れたからである。
従来法では仁のような時分割手法を採用していないから
、１つのアドレス切替え時間丁鵞の中に必ずアクセス時
間Ｔ、を古めなければならず、これＫよ〕必然的に？、
＞Ｔ’、となってしまったのである。
、１つのアドレス切替え時間丁鵞の中に必ずアクセス時
間Ｔ、を古めなければならず、これＫよ〕必然的に？、
＞Ｔ’、となってしまったのである。
第４図に示し九メ毫りはＩＩＯＭ（Ｒ＠ａｄ Ｏｎｌｙ
Ｍ＠ｍｏｒｙ ）でも良いし、 ＲＡＭ （Ｒａｎｄｏ
ｍ Ａｃｅｅ＊ｓＭ＠ｍ＠ｒｙ ）でも良い、又、ＲＯ
Ｍとして用いる場合、ＲＯＭ３２−１．３２−２および
３２−３は相互に全く同一のデータをストアしているの
が本来の用い方である。一連のアドレス入力Ａ Ｉ、
Ａ、ｎ２゜ｎ Ａ ３．Ａ、ｎ４・・・にとっていずれのメモリ３２
−１ｎ 〜３２−３も全く同じに見えるべきだからである。
Ｍ＠ｍｏｒｙ ）でも良いし、 ＲＡＭ （Ｒａｎｄｏ
ｍ Ａｃｅｅ＊ｓＭ＠ｍ＠ｒｙ ）でも良い、又、ＲＯ
Ｍとして用いる場合、ＲＯＭ３２−１．３２−２および
３２−３は相互に全く同一のデータをストアしているの
が本来の用い方である。一連のアドレス入力Ａ Ｉ、
Ａ、ｎ２゜ｎ Ａ ３．Ａ、ｎ４・・・にとっていずれのメモリ３２
−１ｎ 〜３２−３も全く同じに見えるべきだからである。
ただし、利用の仕方を工夫すれば、メモリ３２−１〜３
２−３が相互に全く別個のデータをストアしているよう
にしても良い。例えば、メモリ３２−１からメモリ３２
−８（図示せず）ｔでを備え、１・々イト（８ピツト）
の並列読出しに使っても良い。
２−３が相互に全く別個のデータをストアしているよう
にしても良い。例えば、メモリ３２−１からメモリ３２
−８（図示せず）ｔでを備え、１・々イト（８ピツト）
の並列読出しに使っても良い。
（７）発明の詳細
な説明したように本発明によれば、例え低速動作のメモ
リを用い六としても、これらを複数個集合することによ
シ等価的に高速動作のメモリとしてメモリ回路を組むこ
とかで無る。
リを用い六としても、これらを複数個集合することによ
シ等価的に高速動作のメモリとしてメモリ回路を組むこ
とかで無る。
第１図は一般的なメモリ回路の基本構成例を示すブロッ
ク図、第２図は第１図のメモリ回路の動作説明に用いる
タイムチャート、第３図は本発明の一実施例を示すブロ
ック図、第４図は第３図に示した構成の動作説明に用い
るタイムチャートである。 ３１−１．３１−２．３１−３・・・アドレス入力レジ
スタ、３２−１．３２−２．３２−３・・・メモリ、３
４・・・マルチｌレクチ、３ト・・データレジスタ、３
６・・・制御回路、Ａい・・・アドレス入力’ｅｗｔ・
・・出力データ、ＣＩ’Ｃ・・・基本クロック、ＣＫＩ
、 ＣＨ２。 ＣＮ３・・・分間クロック。 特許出願人 富士通株式会社 特許出願代理人 弁理士背水 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 に 第２図 亭３図
ク図、第２図は第１図のメモリ回路の動作説明に用いる
タイムチャート、第３図は本発明の一実施例を示すブロ
ック図、第４図は第３図に示した構成の動作説明に用い
るタイムチャートである。 ３１−１．３１−２．３１−３・・・アドレス入力レジ
スタ、３２−１．３２−２．３２−３・・・メモリ、３
４・・・マルチｌレクチ、３ト・・データレジスタ、３
６・・・制御回路、Ａい・・・アドレス入力’ｅｗｔ・
・・出力データ、ＣＩ’Ｃ・・・基本クロック、ＣＫＩ
、 ＣＨ２。 ＣＮ３・・・分間クロック。 特許出願人 富士通株式会社 特許出願代理人 弁理士背水 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 に 第２図 亭３図
Claims (1)
- １、基本クロックの周期のｎ倍（ｎは２以上の整数）の
周期で逐次印加されるアドレス入力をサイクリックに一
時ノ々ツフ了するｎ個のアドレス入力レジスタと、該ｎ
個のアドレス入力レジスタの出力によってそれぞれアク
セスされるｎ個のメモリと、該ｎ個のメモリからの読出
し出力を順次受信してさら忙前記基本クロックの周期で
多重化するマルチプレクサと、該マルチプレクサよシ該
基本タロツクの周期で前記ｎ個のメモリからの読出し出
力を順次一時ノ！ツファすると共に出力データとして送
出するデータレジスタとからなることを特徴とするメモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2816482A JPS58146082A (ja) | 1982-02-25 | 1982-02-25 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2816482A JPS58146082A (ja) | 1982-02-25 | 1982-02-25 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58146082A true JPS58146082A (ja) | 1983-08-31 |
Family
ID=12241105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2816482A Pending JPS58146082A (ja) | 1982-02-25 | 1982-02-25 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146082A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200246A (ja) * | 1987-02-16 | 1988-08-18 | Asahi Electron Kk | デ−タの高速読出し方式 |
| JPH01251383A (ja) * | 1988-02-16 | 1989-10-06 | Sony Tektronix Corp | 多相メモリ配列の読出回路 |
| JPH01286056A (ja) * | 1988-05-13 | 1989-11-17 | Toshiba Corp | メモリアクセス装置 |
-
1982
- 1982-02-25 JP JP2816482A patent/JPS58146082A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200246A (ja) * | 1987-02-16 | 1988-08-18 | Asahi Electron Kk | デ−タの高速読出し方式 |
| JPH01251383A (ja) * | 1988-02-16 | 1989-10-06 | Sony Tektronix Corp | 多相メモリ配列の読出回路 |
| JPH01286056A (ja) * | 1988-05-13 | 1989-11-17 | Toshiba Corp | メモリアクセス装置 |
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