JPS58146092A - ジョセフソン記憶回路 - Google Patents
ジョセフソン記憶回路Info
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- JPS58146092A JPS58146092A JP57027611A JP2761182A JPS58146092A JP S58146092 A JPS58146092 A JP S58146092A JP 57027611 A JP57027611 A JP 57027611A JP 2761182 A JP2761182 A JP 2761182A JP S58146092 A JPS58146092 A JP S58146092A
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- Computer Hardware Design (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は少なくとも一つの情報を循環電流の形で記憶す
るジョセフソン記憶装置に関する。より ）具
体的には、本発明は記憶された２進情報を非破壊的に読
み出す（以下Ｎ１）ＲＯという）ことのできるジョセフ
ソン記憶装置に関する。更に特定すれば、不発明は上記
記憶装置において超伝導ループを形成している分校の対
の１つに１つの誓き込ろゲートを有するジョセフソンＮ
Ｄ几０記憶回路に関するものである。
るジョセフソン記憶装置に関する。より ）具
体的には、本発明は記憶された２進情報を非破壊的に読
み出す（以下Ｎ１）ＲＯという）ことのできるジョセフ
ソン記憶装置に関する。更に特定すれば、不発明は上記
記憶装置において超伝導ループを形成している分校の対
の１つに１つの誓き込ろゲートを有するジョセフソンＮ
Ｄ几０記憶回路に関するものである。
ジ目セフソンＮＤル０記憶回路は例えば文献ジャーナル
オブアプライドフィジックス誌（Ｊ ｏｕｒｎａｌｏｆ
Ａｐｐｌ ｉｅｄ Ｐｈｙｓｉｃｓ ） Ｖｏｌ ５
０ ＮＯ−１２Ｄｅｃｅｍｂｅｒ１９７９、ＰＰ、８１
４３〜８１６８を参照すればわかるように、当業者には
広く知らｎている。
オブアプライドフィジックス誌（Ｊ ｏｕｒｎａｌｏｆ
Ａｐｐｌ ｉｅｄ Ｐｈｙｓｉｃｓ ） Ｖｏｌ ５
０ ＮＯ−１２Ｄｅｃｅｍｂｅｒ１９７９、ＰＰ、８１
４３〜８１６８を参照すればわかるように、当業者には
広く知らｎている。
第１図はジ四セフソンＮＤＲＯ紀憶回路の従来しＵの一
つを説明するための図である。この例では超伝導ループ
２に循環％流Ｉｃ１ｒｃが保持さｒＬでいるη）否η）
で２進情厭を記憶させるジ日セフソンＮ Ｌ）ＩＬ＜Ｊ
循環電流１ｃｉｒｃをＡの超伝導ループ２に保持させる
為には％Ａに関係する列ライン５にバイアス返流ＩＹと
Ａに関係する制＃線６と７にそｎぞれ制御ｌ１１電流Ｉ
ｙ’とｌｘとをそａぞれＡｆｔ関係する亀１源１１，１
２．１３力）ら同時に流す。この事によりＡの記憶セル
ｌが指定され、且つ上記制御線６と７をそれぞれ流れる
制御電流ＩＹ’とｌｘはそれぞれＡＯノスイッチ素子９
に制御直昇を与えるように結合されており、制御電流Ｉ
ｙ’とＩｘを同時に流す事によりＡの記憶セルｌに含ま
イ１．るスイッチ素子９は一時電圧状態になる。その結
果Ａの超伝導閉ループ２に江入された＃！ｌｌ、流１ｙ
の内Ａのスイッチ話手９を宮む分枝３１こ流れる最低秘
動観流ｌｍ１ｎを差し引いた残りはＡのスイッチ素子９
を含まない分枝４に流れ、しっ）る後にＩｙ 、 Ｉｙ
’とｌｘを０にずればＡの超伝導閉ループ２内に時計回
りの循環電流Ｉｃ１ｒｃを保持する。
つを説明するための図である。この例では超伝導ループ
２に循環％流Ｉｃ１ｒｃが保持さｒＬでいるη）否η）
で２進情厭を記憶させるジ日セフソンＮ Ｌ）ＩＬ＜Ｊ
循環電流１ｃｉｒｃをＡの超伝導ループ２に保持させる
為には％Ａに関係する列ライン５にバイアス返流ＩＹと
Ａに関係する制＃線６と７にそｎぞれ制御ｌ１１電流Ｉ
ｙ’とｌｘとをそａぞれＡｆｔ関係する亀１源１１，１
２．１３力）ら同時に流す。この事によりＡの記憶セル
ｌが指定され、且つ上記制御線６と７をそれぞれ流れる
制御電流ＩＹ’とｌｘはそれぞれＡＯノスイッチ素子９
に制御直昇を与えるように結合されており、制御電流Ｉ
ｙ’とＩｘを同時に流す事によりＡの記憶セルｌに含ま
イ１．るスイッチ素子９は一時電圧状態になる。その結
果Ａの超伝導閉ループ２に江入された＃！ｌｌ、流１ｙ
の内Ａのスイッチ話手９を宮む分枝３１こ流れる最低秘
動観流ｌｍ１ｎを差し引いた残りはＡのスイッチ素子９
を含まない分枝４に流れ、しっ）る後にＩｙ 、 Ｉｙ
’とｌｘを０にずればＡの超伝導閉ループ２内に時計回
りの循環電流Ｉｃ１ｒｃを保持する。
循環Ｉ−流Ｉｃ１ｒｃをＡの超伝導ループ２に保持しな
い状態を実現する為にはＡに関係する列ライン５にバイ
アス−流ＩＹを流す事ｐ （Ａに関係する制御線６と７
にそれぞれ制御電ｆｉｌｙ とｌｘとをそれぞれ人に関
係する電源１２．１３η）ら同時に流した後制御１ｉ［
Ｉｙ とＩｘを０にする。その結果人の超伝導閉ループ
２に循環ｍｆｉ Ｉｃ１ｒｃは残らないＯ Ａの超伝導閉ループ２に循環電流Ｉｃ１ｒｃが保持され
ている状態はＡに関係Ｔる列ライン５に電流ＩｙをＡに
関係する読み出し線８に電［Ｉｓをそ１ｔぞれ同時に流
し、Ａ（７Ｊｉａ憶セルｌを指定すれば、Ａの分枝４を
流れ６１を流（１−Ｋ）ｌｙと上記循環電流Ｉｃ１ｒｃ
との和電流（１−Ｋ）Ｉｙ＋Ｉｃ１ｒｃの作る磁界によ
りＡの分枝４と電磁的に結合しているＡのスイッチ素子
１０を電圧状態とし、この状態がＡｔｃ関係する検出器
１５により検出されて読み収られる。但し、に＝（分枝
４の自己インダクタンス）／（分枝３と分枝４の自己イ
ンダクタンスの和）である。
い状態を実現する為にはＡに関係する列ライン５にバイ
アス−流ＩＹを流す事ｐ （Ａに関係する制御線６と７
にそれぞれ制御電ｆｉｌｙ とｌｘとをそれぞれ人に関
係する電源１２．１３η）ら同時に流した後制御１ｉ［
Ｉｙ とＩｘを０にする。その結果人の超伝導閉ループ
２に循環ｍｆｉ Ｉｃ１ｒｃは残らないＯ Ａの超伝導閉ループ２に循環電流Ｉｃ１ｒｃが保持され
ている状態はＡに関係Ｔる列ライン５に電流ＩｙをＡに
関係する読み出し線８に電［Ｉｓをそ１ｔぞれ同時に流
し、Ａ（７Ｊｉａ憶セルｌを指定すれば、Ａの分枝４を
流れ６１を流（１−Ｋ）ｌｙと上記循環電流Ｉｃ１ｒｃ
との和電流（１−Ｋ）Ｉｙ＋Ｉｃ１ｒｃの作る磁界によ
りＡの分枝４と電磁的に結合しているＡのスイッチ素子
１０を電圧状態とし、この状態がＡｔｃ関係する検出器
１５により検出されて読み収られる。但し、に＝（分枝
４の自己インダクタンス）／（分枝３と分枝４の自己イ
ンダクタンスの和）である。
循３ＪｉＩ′ｔＩＬ流１ｃｉにが保持さｎでいない状態
はＡに関係する列ライン５に電流ｌ！をＡに関係３゛る
絖み出し線８に電流１８をそれぞれ同時に流しＡの記憶
セルｌを指定すれば、Ａの分枝４を流れる電流（１−Ｋ
）Ｉｙのみの作る磁界によりＡの分枝４と電磁的に結合
しているＡのスイッチ素子ｌＯは零電圧状態を維持し、
この状態がＡに関係する検出器１５により検出されて読
み取られる。
はＡに関係する列ライン５に電流ｌ！をＡに関係３゛る
絖み出し線８に電流１８をそれぞれ同時に流しＡの記憶
セルｌを指定すれば、Ａの分枝４を流れる電流（１−Ｋ
）Ｉｙのみの作る磁界によりＡの分枝４と電磁的に結合
しているＡのスイッチ素子ｌＯは零電圧状態を維持し、
この状態がＡに関係する検出器１５により検出されて読
み取られる。
すなわち従来技術では行ラインとしては制御電流Ｉｘを
流す為の制御＃７と読み出し電流１８を流す為の読み出
し線８の２本を設置し、それぞれのラインに電源を必要
とし複雑な回路構成であった。
流す為の制御＃７と読み出し電流１８を流す為の読み出
し線８の２本を設置し、それぞれのラインに電源を必要
とし複雑な回路構成であった。
本発明の目的は従来レリの回踏機能を維持しながら回路
構成を簡略せしめたψ「規なるジョセフソンｍｌ憶回路
を提供する事にある。
構成を簡略せしめたψ「規なるジョセフソンｍｌ憶回路
を提供する事にある。
不発明によれば、第１の分枝と第２の分枝から成る超伝
導閉ループと、上記第１の分枝中に配置されたジ１セフ
ンン電流を流しうるｌ＠ｌのスイッチ素子と上記第１の
スイッチ素子と電磁的に結合１−もように配置された複
数の制御線と上記第２の分枝と゛−電磁的結合するよう
に配置されたジ冒セフソンー流を流しつる第２のスイッ
チ素子と′ｉＪ）ら成り、上記第１のスイッチ素子を簀
き込みゲートとして用いマ、絶対値が等しく流れる向き
の異なる循環電流としてかあるいは循環電流の有無とし
て２進情報を上記超伝導閉ループに貯え、上記第２のス
イッチ素子を読み出しゲートとして用いるジョセフソン
記憶装置に於いて上記第１のスイッチ素子の上記制御線
の内の少なくとも一本の制御線内に上記第２のスイッチ
素子を配置した事を特徴とするジ冒セフソン記憶回路が
得られる。
導閉ループと、上記第１の分枝中に配置されたジ１セフ
ンン電流を流しうるｌ＠ｌのスイッチ素子と上記第１の
スイッチ素子と電磁的に結合１−もように配置された複
数の制御線と上記第２の分枝と゛−電磁的結合するよう
に配置されたジ冒セフソンー流を流しつる第２のスイッ
チ素子と′ｉＪ）ら成り、上記第１のスイッチ素子を簀
き込みゲートとして用いマ、絶対値が等しく流れる向き
の異なる循環電流としてかあるいは循環電流の有無とし
て２進情報を上記超伝導閉ループに貯え、上記第２のス
イッチ素子を読み出しゲートとして用いるジョセフソン
記憶装置に於いて上記第１のスイッチ素子の上記制御線
の内の少なくとも一本の制御線内に上記第２のスイッチ
素子を配置した事を特徴とするジ冒セフソン記憶回路が
得られる。
以下図面Ｔｉ−鯵照して本発明の詳細な説明する。
本発明の原理はそれぞれ第２図（ａ） 、 （ｂハこ示
す制御特性、すなわち イ 制御電［（１−Ｋ）ＩＹと（１−Ｋ ） Ｉｙ−４
−１ｃｉｒｃに対して零電圧状態にあるバイアス１流ｌ
ｘｌを言むバイアス−流の領域と、制御電流（１−Ｋ）
Ｉｙに対して零電圧状態にあり制御′＃Ｉｔ流（１−ｋ
）ｌｙ＋Ｉｃ＋ｒｃにｘｔＬ、て電圧状態にあるバイア
ス電流ｉｘ。
す制御特性、すなわち イ 制御電［（１−Ｋ）ＩＹと（１−Ｋ ） Ｉｙ−４
−１ｃｉｒｃに対して零電圧状態にあるバイアス１流ｌ
ｘｌを言むバイアス−流の領域と、制御電流（１−Ｋ）
Ｉｙに対して零電圧状態にあり制御′＃Ｉｔ流（１−ｋ
）ｌｙ＋Ｉｃ＋ｒｃにｘｔＬ、て電圧状態にあるバイア
ス電流ｉｘ。
を含むバイアス電流の領域とを有する％性（第２図〔り
ン 口 上記バイアス電流ｉｘｏを制御電流としてこれに対
して零電圧状態にあり、制御電流１Ｘｏ−）ＩＹに対し
て電圧状態にある特性（第２図（ａ））を有する２つの
スイッチ素子を＠３図に示す如く配置し、超伝導閉ルー
プ２内の第一の分校３内に特性（ｏ）を有するスイッチ
素子９で書き込みゲートを設け、更に上記書き込みスイ
ッチ素子９と電磁的に結合した制御線６及び１６を設け
、更にその内の一つの制御線内に上記超伝導ルー１２内
の第二の分枝４と電磁的に結合し、且つ特性ピ）を有す
るスイッチ素子ｌＯを読み出しゲートとして設ける事に
ある。但し、ＩＴは列ライン５を流れ超伝導閉ループ２
に流入するバイアス電流であり、Ｋは（分枝４の自己イ
ンダクタンス）／（分枝３と分枝４の自己インダクタン
スの和）より求まる回路定数であり、 Ｉｃ１ｒｃは
超伝導閉ループ２に保持される循環電流であり、Ｉｘｏ
は読み出し時に行ライン１６を流れる電流であり、ｌｘ
ｌは書き込み時に行ライン１６を流れる電流であり、工
Ｙ′は列ライン６を流れる制御電流である。
ン 口 上記バイアス電流ｉｘｏを制御電流としてこれに対
して零電圧状態にあり、制御電流１Ｘｏ−）ＩＹに対し
て電圧状態にある特性（第２図（ａ））を有する２つの
スイッチ素子を＠３図に示す如く配置し、超伝導閉ルー
プ２内の第一の分校３内に特性（ｏ）を有するスイッチ
素子９で書き込みゲートを設け、更に上記書き込みスイ
ッチ素子９と電磁的に結合した制御線６及び１６を設け
、更にその内の一つの制御線内に上記超伝導ルー１２内
の第二の分枝４と電磁的に結合し、且つ特性ピ）を有す
るスイッチ素子ｌＯを読み出しゲートとして設ける事に
ある。但し、ＩＴは列ライン５を流れ超伝導閉ループ２
に流入するバイアス電流であり、Ｋは（分枝４の自己イ
ンダクタンス）／（分枝３と分枝４の自己インダクタン
スの和）より求まる回路定数であり、 Ｉｃ１ｒｃは
超伝導閉ループ２に保持される循環電流であり、Ｉｘｏ
は読み出し時に行ライン１６を流れる電流であり、ｌｘ
ｌは書き込み時に行ライン１６を流れる電流であり、工
Ｙ′は列ライン６を流れる制御電流である。
以下実利をあけて説明する。第４図に本発明によるジョ
セフソンＮＤｌ（ＩＯ記憶装置の２×２７レイを示す◎ スイッチ素子９及びｌＯはそれぞれｉｔ！２図（ａバｂ
）の制御特性を持つように設計される。Ａの記憶状態に
よらず人の超伝導閉ループ２に循Ｊｊｌ電流１ｃｉｒｃ
を流すには人の超伝導閉ループ２を含む記憶セル１に作
用するバイアス電流！！及び制御ＩＩＩＥ流ＩＸＩとＩ
Ｙ／を同時にそれぞれ人に関係する列ライン５及び制
御線１６．６に流し、人のスイッチ素子９の制御特性に
よりＡのスイッチ素子を一時電圧状態としてＩＴかのＡ
のスイッチ素子９の最低駆動電流１ｍ１ｎを差し引いた
残りの電流Ｉｙ−ＩｍｉｎをＡの分枝４に流した後上記
バイアス電ＩＹ及び制御電流ｉｘとｌｙを全てＯにする
。
セフソンＮＤｌ（ＩＯ記憶装置の２×２７レイを示す◎ スイッチ素子９及びｌＯはそれぞれｉｔ！２図（ａバｂ
）の制御特性を持つように設計される。Ａの記憶状態に
よらず人の超伝導閉ループ２に循Ｊｊｌ電流１ｃｉｒｃ
を流すには人の超伝導閉ループ２を含む記憶セル１に作
用するバイアス電流！！及び制御ＩＩＩＥ流ＩＸＩとＩ
Ｙ／を同時にそれぞれ人に関係する列ライン５及び制
御線１６．６に流し、人のスイッチ素子９の制御特性に
よりＡのスイッチ素子を一時電圧状態としてＩＴかのＡ
のスイッチ素子９の最低駆動電流１ｍ１ｎを差し引いた
残りの電流Ｉｙ−ＩｍｉｎをＡの分枝４に流した後上記
バイアス電ＩＹ及び制御電流ｉｘとｌｙを全てＯにする
。
以上の過程においてスイッチ素子ｌＯは帛２図（ｂＪに
示す制御特性により零電圧状態を維持する。
示す制御特性により零電圧状態を維持する。
Ａの記憶状態によらず人の超伝導閉ループ２に循３Ｉｌ
電流Ｉｃ１ｒｃを流さない為にはＡの超伝導閉ループ２
を含む記憶セルｌに作用する制＃１％流ＩＸＩとｌＹ′
のみを流し、バイアス電流１ｙを流さ口こおく。その結
果人のスイッチ素子９はその制御特性により電圧状態に
なってもＡの超伝導閉ループ２内に流れ込む電流がない
ので制御電流Ｉｘとｌｙを全て０にした後に該超伝導閉
ループ２内に循環′颯流は存在しない６ Ａの超伝導閉ループ２内に循環電流ＩＣ１ｒｃが流れて
いるか否かを判定する絖み謔ｈ−４ま該超伝導閉ループ
２を含む記憶セルｌに作用するバイアス電流Ｉｙと制御
ｔｆｉＩｘｏを同時にそれぞれ人に関係する列ライン５
と行ライン１６に流す。その紹果循壌旭流Ｉｃ１ｒｃが
保持されている場合はＡの分枝４＃こ流れる電流は（１
−Ｋ） Ｉｙ＋Ｉｃ１ｒｃとなりＡのスイッチ素子ｌＯ
は第２図（ｂ）に示す制御特性により電圧状態になり、
あるいは循環電流Ｉｃ１ｒｃが保持されていなければＡ
の分枝４に流れる電流は（ｌ−Ｋ）Ｉｙでスイッチ素子
１０は第２図（ｂ）に示Ｔ制ｆｎ特性により零電圧状態
を維持し、この二つの状態がＡに関係する検出器１５で
弁別される。
電流Ｉｃ１ｒｃを流さない為にはＡの超伝導閉ループ２
を含む記憶セルｌに作用する制＃１％流ＩＸＩとｌＹ′
のみを流し、バイアス電流１ｙを流さ口こおく。その結
果人のスイッチ素子９はその制御特性により電圧状態に
なってもＡの超伝導閉ループ２内に流れ込む電流がない
ので制御電流Ｉｘとｌｙを全て０にした後に該超伝導閉
ループ２内に循環′颯流は存在しない６ Ａの超伝導閉ループ２内に循環電流ＩＣ１ｒｃが流れて
いるか否かを判定する絖み謔ｈ−４ま該超伝導閉ループ
２を含む記憶セルｌに作用するバイアス電流Ｉｙと制御
ｔｆｉＩｘｏを同時にそれぞれ人に関係する列ライン５
と行ライン１６に流す。その紹果循壌旭流Ｉｃ１ｒｃが
保持されている場合はＡの分枝４＃こ流れる電流は（１
−Ｋ） Ｉｙ＋Ｉｃ１ｒｃとなりＡのスイッチ素子ｌＯ
は第２図（ｂ）に示す制御特性により電圧状態になり、
あるいは循環電流Ｉｃ１ｒｃが保持されていなければＡ
の分枝４に流れる電流は（ｌ−Ｋ）Ｉｙでスイッチ素子
１０は第２図（ｂ）に示Ｔ制ｆｎ特性により零電圧状態
を維持し、この二つの状態がＡに関係する検出器１５で
弁別される。
この場合人に関係する行ライン１６に電流Ｉ］［０を流
してもＡのスイッチ菓子９は第２図（ａＪに示す制御特
性によりスイッチする事はない０以上の結果ジ璽セフソ
ンＮＤルＯメモリ回路の機能を維持した上で配線の本数
とそれに対応する電源の個数を減らして回路構成を簡略
せしめる事が出来る。
してもＡのスイッチ菓子９は第２図（ａＪに示す制御特
性によりスイッチする事はない０以上の結果ジ璽セフソ
ンＮＤルＯメモリ回路の機能を維持した上で配線の本数
とそれに対応する電源の個数を減らして回路構成を簡略
せしめる事が出来る。
ｌ！６図に本発明の他の好ましい実施例として記憶すべ
き２道情報が循環電流の向きによるジ嘗セフソンＮＤＲ
Ｏ記憶回路の２Ｘ２アレイを示Ｔ０スイッチ素子９及び
１０はそれぞれ第５図（ａバｂ）の制御特性を持つよう
に設計される。Ａの記憶状態によらず人の超伝導閉ルー
プ２に時計回りのＩｃ１ｒｃ（以下＋Ｉｃ１ｒｃという
）ｆｅ流す為にはＡに関係する制御線１８と行ライン１
６に制御電流Ｉｎ及びＩＸＩとＡに関係する列ライン５
にバイアス電流Ｉｙを同時に流しＡのスイッチ素子９の
制御特注に従ってＡのスイッチ素子９を一時電圧状態と
しバイアス電流Ｉｙから人のスイッチ素子９の最低駆動
電流１ｍ１ｎを差し引いた残りの電流Ｉｙ−１ｍｉｎを
人の分枝４に流しその後制御１ｔｆＩ１．ｌＤ及びＩｘ
とバイアス電流１ｙとを全て０とする。Ａの記憶状態ｉ
こよらずＡの超伝尋閉ループ２に支時計回りの循環′屯
流Ｉｃ１ｒｃ （以下−１ｃｉｔｃという）を流す為に
はＡに関係する制御線１８と行ライン１６に制御＠Ｒ，
ＩＤ及びＩＸＩとＡに関係する列ライン５にバイアス電
流−Ｉｙを同時に流しＡのスイッチ素子９の制御４１特
性に従ってＡのスイッチ素子９を一時鴫圧状態とし、バ
イアス電流−１ｙカ）らＡのスイッチ素子９の最低駆＃
電流−Ｉｍｉｎを差し引いた残りの電流−（ＩＹ−Ｉｍ
ｉｎ ）をＡの分枝４条こ流した後制御電流ＩＦ及びＩ
ｘとバイアス電流−１ｙ６全て０とする。
き２道情報が循環電流の向きによるジ嘗セフソンＮＤＲ
Ｏ記憶回路の２Ｘ２アレイを示Ｔ０スイッチ素子９及び
１０はそれぞれ第５図（ａバｂ）の制御特性を持つよう
に設計される。Ａの記憶状態によらず人の超伝導閉ルー
プ２に時計回りのＩｃ１ｒｃ（以下＋Ｉｃ１ｒｃという
）ｆｅ流す為にはＡに関係する制御線１８と行ライン１
６に制御電流Ｉｎ及びＩＸＩとＡに関係する列ライン５
にバイアス電流Ｉｙを同時に流しＡのスイッチ素子９の
制御特注に従ってＡのスイッチ素子９を一時電圧状態と
しバイアス電流Ｉｙから人のスイッチ素子９の最低駆動
電流１ｍ１ｎを差し引いた残りの電流Ｉｙ−１ｍｉｎを
人の分枝４に流しその後制御１ｔｆＩ１．ｌＤ及びＩｘ
とバイアス電流１ｙとを全て０とする。Ａの記憶状態ｉ
こよらずＡの超伝尋閉ループ２に支時計回りの循環′屯
流Ｉｃ１ｒｃ （以下−１ｃｉｔｃという）を流す為に
はＡに関係する制御線１８と行ライン１６に制御＠Ｒ，
ＩＤ及びＩＸＩとＡに関係する列ライン５にバイアス電
流−Ｉｙを同時に流しＡのスイッチ素子９の制御４１特
性に従ってＡのスイッチ素子９を一時鴫圧状態とし、バ
イアス電流−１ｙカ）らＡのスイッチ素子９の最低駆＃
電流−Ｉｍｉｎを差し引いた残りの電流−（ＩＹ−Ｉｍ
ｉｎ ）をＡの分枝４条こ流した後制御電流ＩＦ及びＩ
ｘとバイアス電流−１ｙ６全て０とする。
以上の過程においてスイッチ素子ｌＯは第５図（ｂ）に
示す制御特性により零−圧状態を維持する。Ａの超伝導
閉ループ２に循環電流１ｃｉｒｃが保持されている力）
否かを判定するにはＡ＃こ関係する列ライン５にバイア
ス電流Ｉｙ％Ａｌこ関係する行ライン１６に読み出し電
流１ｘｏを同時に流しその結果＋１ｃｉｒｃが保持され
ている場合はＡの分枝４番こ（ｉ −Ｋ ） Ｉｙ＋Ｉ
ｃ１ｒｃ （７Ｊ を流が流れスイッチ素子１０は第５
図（ｂ＞に示す制御特性に従って電圧状態となり一１ｃ
ｉｒｃが保持されている場合はＡの分枝４Ｉｃ （１−
ＩＱ １ｙ−Ｉｃｉｒｃの、ＩＩＬ流が流ｎスイッチ素
子は零電圧状態を維持しこの二つの状態がＡに関係する
検出器１５で弁別される。この場合Ａに関係する行ライ
ン１６に電流Ｉｘｏを流してもＡのスイッチ素子９はｓ
ｇ５図＜１１）に示す制御特性によりスイ、チする事は
ない。
示す制御特性により零−圧状態を維持する。Ａの超伝導
閉ループ２に循環電流１ｃｉｒｃが保持されている力）
否かを判定するにはＡ＃こ関係する列ライン５にバイア
ス電流Ｉｙ％Ａｌこ関係する行ライン１６に読み出し電
流１ｘｏを同時に流しその結果＋１ｃｉｒｃが保持され
ている場合はＡの分枝４番こ（ｉ −Ｋ ） Ｉｙ＋Ｉ
ｃ１ｒｃ （７Ｊ を流が流れスイッチ素子１０は第５
図（ｂ＞に示す制御特性に従って電圧状態となり一１ｃ
ｉｒｃが保持されている場合はＡの分枝４Ｉｃ （１−
ＩＱ １ｙ−Ｉｃｉｒｃの、ＩＩＬ流が流ｎスイッチ素
子は零電圧状態を維持しこの二つの状態がＡに関係する
検出器１５で弁別される。この場合Ａに関係する行ライ
ン１６に電流Ｉｘｏを流してもＡのスイッチ素子９はｓ
ｇ５図＜１１）に示す制御特性によりスイ、チする事は
ない。
以上実施例につき説明したが、本発明の主要部分はジ冒
セフンンＮＤ几Ｏ記憶回路に於いて第１のゲートの制御
線内ｌこ第２のゲートを配置した事により従来の機能を
維持したまま配線の本数とそれに対応する電源の個数を
減らして回路構成を簡略化出来る事である。
セフンンＮＤ几Ｏ記憶回路に於いて第１のゲートの制御
線内ｌこ第２のゲートを配置した事により従来の機能を
維持したまま配線の本数とそれに対応する電源の個数を
減らして回路構成を簡略化出来る事である。
従ってこの発明の技術範囲は上記実施列に限定されるも
のではなくこの発明の権利は特許請求の範囲に示す全て
の回路に及ぶ。
のではなくこの発明の権利は特許請求の範囲に示す全て
の回路に及ぶ。
第１図は従来技術を説明する為の従来技術によるジロセ
フソンＮＤ凡０記憶（ロ）路の２×２アレイを示Ｔ図で
ある。 ＄２図（ａバｂＪは本発明の一実施例によるスイ、す素
子の制御特性を示す因である〇 第３図は本発明の一実施例によるジ冒セフソンＮＤ凡Ｏ
記憶回路を示す図である。 第４図は本発明の一実施例によるジ冒セフソンＮＤＲＯ
記憶回路の２Ｘ２アレイを示す図である。 第５図は本発明の他の実施例によるスイッチ素子の制御
特性を示す図である。 第６図は本発明の他の実施例によるジ菅セフソンＮＩ）
ＲＯ記憶回路の２Ｘ２アレイを示す図である。 図において、ｌは記憶セル、２は超伝導閉ループ、３，
４は分岐路、５は列ライン、６は制御列ライン、７．１
８は制御行ライン、８は読み出しライン、９．１０はス
イッチ素子、１１，１２，１３゜１４．１７は電源、１
５は検出器、１６は行ラインである。 第１図 第２図 （α）（ｂ） ！Ｉｉ’５３図 第４図 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和８７年 ＊１￥ 願第０２７
６１１号２、発明の名称 ジ璽セフソン記憶回路３
、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル５、補正の対象 明細書の発明の詳細な説明の欄 図面 ６、補正の内容 （１） １ｊ１１細書第６頁第２０行目に「制御電流
ＩＸＱ＋Ｉｙ’Ｊとあるのを「制御電流”ｘｉ ＋ Ｉ
ｙ＋ Ｊ と補正する。 （２）明細書第８員第１ｏ行目に「Ｉ！かのＡの」とあ
るのを「ｌＹからＡの」と補正する。 （３） 明細書第１０頁第１９行目に「支時計回り」
とあるのを「反時計回シ」と補正する。 （４） 明細書第１１頁第８行目にｒＩｐＪとあるの
をｒＩｎＪと補正する。 （５）本願添付図面の第６図を別紙図面のように補正す
る。（薯５固１１碕’ｚり゛し、）代理人 弁理士 内
原 晋
フソンＮＤ凡０記憶（ロ）路の２×２アレイを示Ｔ図で
ある。 ＄２図（ａバｂＪは本発明の一実施例によるスイ、す素
子の制御特性を示す因である〇 第３図は本発明の一実施例によるジ冒セフソンＮＤ凡Ｏ
記憶回路を示す図である。 第４図は本発明の一実施例によるジ冒セフソンＮＤＲＯ
記憶回路の２Ｘ２アレイを示す図である。 第５図は本発明の他の実施例によるスイッチ素子の制御
特性を示す図である。 第６図は本発明の他の実施例によるジ菅セフソンＮＩ）
ＲＯ記憶回路の２Ｘ２アレイを示す図である。 図において、ｌは記憶セル、２は超伝導閉ループ、３，
４は分岐路、５は列ライン、６は制御列ライン、７．１
８は制御行ライン、８は読み出しライン、９．１０はス
イッチ素子、１１，１２，１３゜１４．１７は電源、１
５は検出器、１６は行ラインである。 第１図 第２図 （α）（ｂ） ！Ｉｉ’５３図 第４図 手続補正書（自発） 特許庁長官 殿 １、事件の表示 昭和８７年 ＊１￥ 願第０２７
６１１号２、発明の名称 ジ璽セフソン記憶回路３
、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田
ビル５、補正の対象 明細書の発明の詳細な説明の欄 図面 ６、補正の内容 （１） １ｊ１１細書第６頁第２０行目に「制御電流
ＩＸＱ＋Ｉｙ’Ｊとあるのを「制御電流”ｘｉ ＋ Ｉ
ｙ＋ Ｊ と補正する。 （２）明細書第８員第１ｏ行目に「Ｉ！かのＡの」とあ
るのを「ｌＹからＡの」と補正する。 （３） 明細書第１０頁第１９行目に「支時計回り」
とあるのを「反時計回シ」と補正する。 （４） 明細書第１１頁第８行目にｒＩｐＪとあるの
をｒＩｎＪと補正する。 （５）本願添付図面の第６図を別紙図面のように補正す
る。（薯５固１１碕’ｚり゛し、）代理人 弁理士 内
原 晋
Claims (1)
- 第１の分枝と第２の分校から成る超伝導閉ルー２の分枝
と亀峰的に結合するように配置されたジョセフソンＸ流
を流しつる第２のスイッチ素子とＩＪ）ら成り、上記第
１のスイッチ素子を書き込みケートとして用いて、絶対
値が等しく流ｎる向きの異なる循３ＪＴｈＬ流あるいは
循環′４流の有無としで２進情報を上記超伝導閉ループ
に貯え、上す己第２Ｑノスイッチ素子を読み出しゲート
として柑いるジョセフソン記憶装置に於いて、上記第１
のスイッチ素子の上記制御縁の内の少なくとも一本の制
−組［りに上り己第２のスイッチ素子を配置した事を特
徴とするジョセフソン記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027611A JPS58146092A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路 |
| US06/467,631 US4601015A (en) | 1982-02-23 | 1983-02-18 | Josephson memory circuit |
| DE8383101704T DE3380156D1 (en) | 1982-02-23 | 1983-02-22 | Josephson memory circuit |
| EP83101704A EP0087163B1 (en) | 1982-02-23 | 1983-02-22 | Josephson memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027611A JPS58146092A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146092A true JPS58146092A (ja) | 1983-08-31 |
| JPH05799B2 JPH05799B2 (ja) | 1993-01-06 |
Family
ID=12225722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027611A Granted JPS58146092A (ja) | 1982-02-23 | 1982-02-23 | ジョセフソン記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011136889A1 (en) | 2010-04-30 | 2011-11-03 | Northrop Grumman Systems Corporation | Josephson magnetic random access memory system and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120341A (en) * | 1977-03-29 | 1978-10-20 | Ibm | Josephson memory cell |
-
1982
- 1982-02-23 JP JP57027611A patent/JPS58146092A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120341A (en) * | 1977-03-29 | 1978-10-20 | Ibm | Josephson memory cell |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011136889A1 (en) | 2010-04-30 | 2011-11-03 | Northrop Grumman Systems Corporation | Josephson magnetic random access memory system and method |
| JP2013529380A (ja) * | 2010-04-30 | 2013-07-18 | ノースロップ グルムマン システムズ コーポレイション | ジョセフソン磁気ランダムアクセスメモリシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05799B2 (ja) | 1993-01-06 |
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