JPS58149541A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、パイプライン処理を行うデータ処理装置に関
し、特に全体として演算処理速度の同上が図ｒＬゐよう
になしたデータ処理表直に関するものでりゐ。

一般にバ・イブライン画一は演算処理速度の同上ヶ図る
うえでＭ効な節令制側ｊ方式となっているが、節会銃出
処理時間と演算実行処理時間との間に太さな差がりる程
に処理効率は良好ではなく、シたがって、全体としての
演算処理速度もそｒＬ　ｖ′ｃよって向上さｒＬ得ない
ものとなっている。

第１図は従来仮術に係るパイプライン市１」岬データ処
理装置の一例での構成を示したものでりるが、こｎと第
２図により上記不Ａ酋を説明すｎば以下のようでめゐ〇 即ち、本例でのデータ処理装置はユーザグログラム（茄
舎飴および演算データ）を格納する主記憶装置１１．ユ
ーザプログラムによる指示を受けてｌもＯＭＬ！ｌｌｌ
マイクロ命箭を順次読み出したうえ市＋制御′１ａ号１
０ケ発生するマイクロプログラム記憶・山ＩＪ　＃ｇｃ
置装２．データ會一時記憶するデータバッファレジスタ
１３．演算途中結果などの演算データを一時格納する汎
用レジスタ１４および各種の演算処理実行う演算装置１
５よりなるもので、こｎ　ラ（／ｌｊ　メモリハス１６
．Ｘバス１７．Ｙバス、　１８およびＺバス１９がｎｆ
定に配されるようにしてなる。メモリバス１６を介して
読み出される主記憶装置１１からの命令語はマイクロプ
ログラム記憶・１１Ｊｌ制御装置１２で解読さｎ１解読
内番に応じてマイクロ命令がｊ社次絖み出さｆることに
よって各種の制御伝号１０が発生されたうえデータバソ
ファレジスタ１３．汎用レジスタ１４および演算装置１
５に与えらｎるものでめる。マイクロ命令は例えはデー
タバッファレジスタ１３や汎用レジスタ１４よりデータ
τｗｃ与出して演算装置１５によって加減算などの閾掬
を何うべく制御するものとなっており、したがって、マ
イクロプログラムとしてのマイクロ館令ｋＪｌｌｌｉ１
次読み出すようにすｎば、各種の演算が可能となるわけ
である。なお、演算装置１５にはＸバス１７およびＸバ
ス１８を介しデータバッファレジスタ１３や汎用レジス
タ１４からの読出データが入力さｎる一方、読出データ
を演算することによって得らｎる演算結果はＺバス１９
會介し汎用レジスタ１４に格納さｎるようになっている
。また、データバッファレジスタ１３は汎用レジスタ１
４よりＸバスｌ　７　、　Ｙ’／（ス１８に読み出され
たデータを一時格納する他、メモリバス１６金介し主記
憶＆ｔｌｌとの間でデータの授受が可能となっている。

ところで第２図はそのデータ処理装置におけるデータ処
理の流れ金示したものである。これによるとパイプライ
ン制御よりして、あるマイクロ命令の続出処理ＦＩがあ
るマイクロサイクルで行われれはそのマイクロ命令の演
算処理実行Ｅ１は次のマイクロサイクルで行われるが、
この演算処理実行Ｅ１に並行して次のマイクロ命令の読
出処理Ｆ、が行われるようになっている。この次のマイ
クロ命令の演算処理実行心に並行しては更に次のマイク
ロ命令の読出処理Ｆ、が行われる。即ち、同一マイクロ
サイクルではＭｌするマイクロ命令の読出処理と演算処
理実行が同時に行われているものである。この」ａ曾マ
イクロ命令の読出に要さ扛る時間と演算処理実行に要さ
れる時間が同一である場合にはその時間をマイクロサイ
クル周期とす扛ばよいから、特に不具合は生じない。し
かしながら、一般にそ扛ら時間は同一でなくデータ処理
装置の規模やその他の条件によっても異なるが、大幅な
不均衡ケ生じているのが爽秋である。このような場合に
は時間大のものをマイクロサイクル周期としてパイプラ
イン制御を行うことになるが、このようにしてバイブラ
イン■１」御を行う場合はアイドル時間が生じることに
なり結果的に全体として演算処理実行の向上が図ｎない
というものである。因みに第２図に示す例では演算処理
実行に多くの時間が要さ扛る場−ｆｋ示している。した
がって、マイクロ命令の読出処理終了からそのマイクロ
命令の演算処理実行開始までにアイドル時間（斜線表示
）が生じるというわけである。

一般に演算処理実行に要さ扛る時間がマイクロ命令の読
出に要する時間よりも大となるが、こｎら時間の差が大
なる程に処理速度の向上は図れなくなるものである。

よって本発明の目的は、マイクロ命令の読出とその演算
処理実行とに時間差がある場合に、全体として処理速度
の向上が図れるデータ処理装ｇＬヲ供するにある。

この目的のため本発明は、演算処理実行ケ２マイクロサ
イクルで行うようになしたものである。

即ち、演算処理実行を演算データの読出と演算結果の書
込とに分割するものであり、マイクロ命令の続出、演算
データの読出、演算結果の書込にそれぞれ要される時間
をほぼ均一化した状態で１マイクロＭに３マイクロサイ
クル割当て、何ｎのマイクロサイクルでも連続する３つ
のマイクロ命令の演算結果の１°込、演算データの読出
およびマイクロ命令の読出が同時に並行して行わ扛るよ
うになしたものである。

以下、本発明を第３図から第８図により説明する。

第３図は本発明によるデータ処理装置の基本的な態様で
の構成とそのデータ処理装置におけるデータ処理の流れ
を示したものである。図示の如くマイクロプログラム記
憶・・制御装置１２が詳細に示されているが、第１図に
示すものに実質的に異なるところはＺバス１９と演算装
置１５との間に演算結果を１マイクロサイクル分遅延さ
せるディスチネーションラッチ３８が設けられているこ
とである。したがって、演算結果は１マイクロサイクル
分遅延されて汎用レジスタ１４における指定レジスタに
格納されるが、このためには何れのレジスタに格納され
るかを制御するデータも１マイクロサイクル分遅延され
る必要がある。演算結果が汎用レジスタ１４中の何扛の
レジスタに格納されるかはＲ，Ｚデコータ３６からの指
定データによるが、本例ではＲＺデコータ３６からの指
定データを１マイクロサイクル分遅延させるべくその前
（９） 段に書込制御ラッチ３３が設けらｎるようにしてなる。

さて、主記憶装置１１よりメモリバス１６を介し命令語
がマイクロプログラム記憶・制＃装置１２に読み出さｆ
ｌ、′ｎは、ＲＯＭ３１からはその命令語に対応するマ
イクロプログラム群が順次読み出されるが、読み出され
たマイクロ命令はマイクロ命令レジスタ３２に一時記憶
されるようになっている。この場合マイクロ命令は３つ
のレジスタ７（−ル）”ＲＸ、ＢＹ、ＲＺとファンクシ
ョンフィールドＦＵＮＣからなる。このうちレジスタフ
ィールドＲＸ、ＢＹ内のデータにそれぞれＸバス１７、
Ｘバス１８にデータｋｉｆｆｌみ出す汎用レジスタ１４
中のレジスタを指定するものであり、また、レジスタフ
ィールド几Ｚ内のデータは演算結果全格納する汎用レジ
スタ１４中のレジスタ全指定するようになっている。フ
ァンクションフィールドＦＵＮＣ内のデータはまた各種
演算機能を指定するようになっているわけであるが、レ
ジスタフィールドＲＺ内のデータは畳込制御ラッチ３３
を介しく１０） ＲＺデコーダ３６によって、残りのものは直接１（、Ｘ
デコーダ３４．ＢＹＸデコーダ３５ファンクションデコ
ーダ３７によってデコードされるようになっている。こ
ｎらテコーダのデコード出力は既述の制御信号１０とな
るわけでめる。

とこりでＲＸデコーダ３４．ＲＹＸデコーダ３５らの制
御信号によって汎用レジスタ１４よりそｎ（ｌｎｘバス
１７．Ｙバス１８に読み出すｆｌ、ｆｃ、テークは演算
データとして演算装置１５で演算されその演算結果はデ
イステ不一ションシッチ３８に一時格納さｎるが、演算
結果の汎用レジスタ１４への格納は１マイクロサイクル
分遅延される。１マイクロサイクル分遅延さｆした後に
ＲＺデコーダ、３６からはその演算結果対応のレジスタ
指足市１」御侶号が出力さ扛ていることから、七の１Ｉ
Ｉｉ制御侶号によって選択されたレジスタに演算結果は
格納されるところとなるものである。

したがって、本発明によるデータ処理装置でのデータ処
理の匝れは第４図に示す如くなる。１つのマイクロ命令
に対する処理はマイクロ命令挽出（１１） サイクルｐ＋　＜ｌ；１，２．３）ｌ演算データ耽出・
演算サイクルＥ几ｉおよび演算結果対応サイクルＥＷ１
に分割されているものであり、同一マイクロサイクルで
は３つのマイクロ命令が並行して処理されるものである
。ここで注意すべきは第４図における１マイクロサイク
ルは第２図におけるそれに比しサイクル時間が短かく、
シかも同一マイクロサイクルで３つのマイクロ命令に対
する部分処理が並行して行われるということでらる。

これにより全体としての処理速度の向上が図れるわけで
おるが、勿論僅かのアイドル時間が生じること、また、
個々のマイクロ命令の読出からそｎを処理し終るまでに
従来の場曾よりも僅かに時間を要することは否めないも
のとなっている。しかし、こｎらの不具会は処理速度の
全体的同上よりすれば、さしたる問題ではないと云い得
る。

なお、第３図においてはデイスチネーションランチ３８
は演算処理装置１５の出力側に設けられているが、Ｘバ
ス１７．Ｙバス１８と演算処理装置１５との間に２つ設
けるか、あるいは演算処理（１２） 装＃ｔ１５内部に適当数設けることも可である。同様な
効果が得らｎるからであるが、必要とさｎるラッチの数
が１個で済むことや回路変更が容易といった点から第３
図に示した如くに設けたものである。

さて、本発明によって処理速度の向上が可能となったが
、あるマイクロ命令に対して侍らｆる演算結果の書込レ
ジスタと次のマイクロ命令に対する演算テークの読出レ
ジスタとが一致する場合には問題である。例えば第５図
に示す如く第ｎ番目マイクロ命令がレジスタＲＯ１几１
の内容を加算し、その演算結果をレジスタＲ２に格納す
る処理を指定しているときに、第ｎ＋１番目マイクロ命
令ではレジスタＲ２，Ｒ３の内容を論理損し、その結果
をレジスタＲ３に格納する処理を指定してい／）ような
場合である。このような場合にはレジスタ１％２に演算
結果が格納さｎる処理とレジスタ１−１．２より演算デ
ータが読出きれる処理とが同時に行われることになるか
らである。このようにレジスタが競合する場合、第ｎ番
目マイクロ命令に対（１３） する演算結果に第６図に点綴表示するようにディスチネ
ーションラッチ３８がらＸバス１９．レジスタＲ２，Ｘ
バス１７金示して演算装置１５に演算データとして与え
られる必要があるが、このテーク転送全１マイクロザイ
クル内で行わなければならず非常に困難であるというも
のである。

第７図はレジスタの競合を考慮した本発明によるデータ
処理装置の一実施悪様での構成を示したものである。図
ボの如くディスチイ・−ジョンラッチ３８からＸバス１
７およびＹバス１８にテ〜り読出ロケ設けたものであり
、レジスタ競合時・におっては汎用レジスタ１４中のレ
ジスタよりＸバス１７、Ｙバス１８へのデータ読出を禁
止する一万、その代りにディスチネーションラッチ１８
よす直接Ｘバス１７．Ｙバス１８に演算結果を読み出す
ようになしたものでおる。この結果レジスタが競合する
ｊ１１！会でのデータ転送路は点ｆＬＭ表示の如くにな
り、同等問題を生じなくなるものである。

このようにレジスタが競合する場合には汎用レジスタ１
４からＸバス１７．Ｙバス１８へノテー（１４） 夕の読出が禁止されるとともに、デイステ不一ションラ
ツチ１８からＸバス１７１Ｙバス１８へのデータの読出
が許容されることになるが、次にこｎらのデータ読出切
替制御について説明する。データの続出全切替制御する
には一応２つの方法が考えらｎる。先ず第１はソフトウ
ェアによる方法テアル。Ｘバス１７．Ｘバス１８の例扛
か一方への脱出レジスタとしてデイスナネーショ／ラッ
チ３８に指定するマイクロ命令全新たに用意しておくも
のである。レジスタが競合する場合にはこのマイクロ命
令を便用してマイクロプログラム全作成するわけであり
、したがって、第５図に示す例では第ｎ＋１番目のマイ
クロ命令がそのようなマイクロ６ｆｉ合に置換さｎる工
うにするものである。

しかしながら、この方法による場合はノ・−ドウエアの
増加は少ないが、レジスタが競合するか否かを考慮しつ
つマイクロプログラムを作成しなければならないという
不具合がある。

第２の方法としてはマイクロ命令を新たに用意すること
なくレジスタが競合するか否かを・・−ド（１５） ウェアで検出し、この検出結果によってデータの読出を
切替ｉｉｊ御丁ゐというものである。この方法による場
合はマイクロプログラム作成時でのプログラマの負担は
ないが、その反面ノ・−ドウエアが増加することは否め
ない。

第８図は第２の方法を採用してなるデータ処理装置の一
例での要部構成ケ示したものである。既に説明したよう
ｖこ誉込匍」御ラッチ３３の出力は演算結果が格納さｎ
るレジスタを指定するものでおるから、こｆＬとマイク
ロ命令レジスタ３２におけるＲＸ、１（、Ｙのフィール
ドデータとの一致を検出することによってレジスタが競
合するか否かを検出することは容易である。この場合Ｘ
バス一致検出回路８１はＸバス１７に関しレジスタが競
合する場合を検出するものであり、畳込１１ｊｌＪ呻ラ
ッチ３３の出力と）ＬＸフィールドデータとを比較しそ
の一致を検出した場合には一致検出出力がインバータ８
３を介しアンドゲート（群）８５を閉じることによって
ＲＸデコーダ３４から制＃偏号が汎用レジスタ１４に出
力さ扛るの？禁止する一方、（１６） デイスチネーションラツテ３８よりＸバス１７へのデー
タ読出を許容すべく機能する。Ｘバス１Ｂに関してはＸ
バス一致検出回路８２．インバータ８４お工びアンドゲ
ート（群）８６が同様に機能するわけであるが、Ｘバス
一致検出回路８１およびＸバス一致検出回路８２はＥ−
ＯＲゲート。

ＮＯＲゲートによって簡単に構成さｎ得るから、ハード
ウェア上での負担は殆ど問題とならないと云い得る。し
かして、第８図に示すものにあっては、レジスタが競合
する場合であってもソフトウェアやハードウェアに負担
をかけることなく、シかも時間遅れなしに良好にパイプ
ライン制御を行うことがり罷となるものである。

なお、第７図においてはデイスチ不−ノヨンランチは演
算装置の出力側に設けらｒしているが、その入力側や演
算装置内部に設けられる場合演算装置からの演算装置は
直接ゲート制御によってＸノくス、Ｙバスに銃み出さｎ
ることになる。

以上説明したように本発明は、マイクロ命令の読出、Ｏ
ＩＬ算データの続出、演算結果の書込にそ扛（１７） それ要さｎる時間全はば均一化した状態で１マイクロ命
令に３マイクロサイクル割当て、同一マイクロサイクル
で３つのマイクロ命令についての部分処理が並行して行
わｎるようになしたものでるる。したがって本発明によ
る場合は、従来の場合に比しアイドル時間が減少−ａｎ
た状態で、しかもサイクル時間が短縮化された状態で３
つのマイクロ命令についての部分処理が同一マイクロサ
イクル内で同時並行して行われるから、全体としての処
理速度が向上さ７１．るといった効果がある。

【図面の簡単な説明】

第１図、第２図は、従来技術に係るパイプライン制御デ
ータ処理装置の一例での構成とそのデータ処理装置に寂
けるデータ処理の流ｎ’ｓ示す図、第３図、第４図は、
不発明によるデータ処理装置の基本的な態様での４成と
そのデータ処理装置におけるデータ処理の流れを示す図
、第５図、＠６図は、レジスタ競合による不興−８−全
説明するだめの図、第７凶は、本発明による他のデータ
処理装置の動作概要を説明す／）ための図、第８図に、
そ（１８） のデータ処理装置における要部の一例での構成を示す図
でめる。 １１・・・王記憶装置、１２・・・マイクロプログラム
記１意・開側１装置、１４・・・汎用レジスタ、１５・
・・演算ｉｔｍ、１７・・・Ｘバス、１８・・・Ｘバス
、１９・・・Ｚバス、３１・・・ＲＯ’Ｍ、３２・・・
マイクロ命令レジスタ、３３・・・書込制御ラッチ、３
４・・・ＲＸデコーダ、３５・・・ＢＹデコーダ、３６
・・・ＲＺデコーダ、８１・・・Ｘバス一致検出回路、
８２・・・Ｘバス一致検出回路 代理人　弁理士　秋本止実 （１９） ７１図 ′ｇ２区 ■刀］斃丁ｌ

Claims (1)

1. 【特許請求の範囲】 １、順次挽出さｎる命舎語ケ解読したうえ解読山番に応
   じた制御信号全発生する第１の手段と、独立とされた２
   系統のデータ読出経路にそｎぞれ読出された演算データ
   を上記制御信号に応じて所定に演算する第２の手段と、
   上記制御信号によって制御され、且つ上記２系統のデー
   タ読出経路との間で演算データが授受可とされるととも
   に、上記第２の手段からの演算結果が専用のデータ曹込
   経路金介して格納可とさｎる第３の手段とを少なくとも
   備えてなるデータ処理装置であって、第２の手段におけ
   る入力側、出力側、該手段内部の何れかにデータを一時
   記憶する手段を設けるとともに、第１の手段に該手段が
   発生する制御信号のうち演算結果の格納位置全指定する
   制御信号を一時記憶する手段を設けることによって、ｆ
   ｒＰｉ４飴の読出。 演算データの読出・演算、演算結果の簀込にそれぞれ１
   マシンサイクル割当した状態で３つの命令語に対する部
   分処理を同時並行して行う構成（ｉｌ−特徴とするデー
   タ処理装置。 ２、第１の手段は、ｋＬＯＭ工り順次読出さｎるマイク
   ロ命令ケ解読したうえ解読内容に応じた制御信号を発生
   すゐようにされる特許請求範囲第１項記載のデータ処理
   装置。 ３、順次読出さｎる・酪令＠全解読したうえ解読内容に
   応じた制御信号全発生する第１の手段と、独立とさｆ′
   した２系統のデータ仇出経路にそｎ−を扛読出さ扛た演
   算データを上記制御信号に応じて所定に演算する第２の
   手段と、上記１ｉｌＪ　＠信号によって制御さ扛、且つ
   上記２系統のデータ読出経路との間で演算データが授受
   可とさ庇るとともに、上記５ｇ２０手段からの演算結果
   が専用のデータ簀込経路を介して格納可とざｎる第３の
   手段とを少なくとも備えてなるデータ処理装置であって
   、第２の手段における入力側、出力側、該手段内部の何
   れかにデータを一時記憶する手段を設けるとともに、第
   １の手段に該手段が発生する割＃信号のうち演算結果の
   格納位置を指定する制御侶号？一時記憶する手段を設け
   る一方、第２の手段より得ら扛る演算結果は第３の手段
   を介することなく直接２系統のデータ抗出経路の何ｊＬ
   かに選択的に読出可とさｎるとともに、該選択的読出に
   応じ第３の手段からのデータのうち何れが一方のデータ
   耽出経路への読出ｆ′ｉ、禁止さ扛ることによって、同
   一マシンサイクル内での第３の手段における同一データ
   格納位置に対する演算結果の格納と該格納位置がらのデ
   ータ耽出ケ県止しつつ命令語の読出、９４算データの抗
   出・演算途中結果の貞込にそ几それ１マシンサイクル割
   当した状態で３つの命令語に対する部分処理を同時並行
   して行う構成全特徴とするデータ処理装置。 ４、演算結果のデータ読出経路への選択的続出および第
   ３の手段からのデータのデータ読出経路への抗出県止は
   、演算結果が書込されるデータ格納位置を示す制御１ば
   号とデータが絖出さｎるデータ格納位置を示す制御１Ｍ
   号とを比較回路によって比較し、該比較の結果によって
   制御される特許請求の範囲＠３項記載のデータ処理装置
   。 ｓ、ＦＡｔの手段は、ＲＯＭより１［仄眺出さ７しるマ
   イクロ命令を解読したうえ解絖内谷に応した利ｒｌｌｌ
   信号ｒ元生すｂＬうにさｉｆＬる特許請求の範囲第３項
   または第４項ｉピ躯のデータ処理装置。