JPH05265746A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH05265746A JPH05265746A JP4029822A JP2982292A JPH05265746A JP H05265746 A JPH05265746 A JP H05265746A JP 4029822 A JP4029822 A JP 4029822A JP 2982292 A JP2982292 A JP 2982292A JP H05265746 A JPH05265746 A JP H05265746A
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- output
- register
- microprogram
- control signal
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【目的】パイプライン化された演算部の制御を１ステッ
プのマイクロプログラム語で可能とし、高速化と構成要
素の軽減を図る。 【構成】垂直型又は水平垂直型マイクロプログラムを格
納するマイクロプログラムＲＯＭの出力２０２をマイク
ロ命令語セレクタ１０４、マイクロ命令レジスタ１０５
および部分的マイクロ命令セレクタ１０６を経て演算部
１１０への制御用コードフィールドとする。前記フィー
ルドの一部である演算結果転送指定コード２１３をマイ
クロ命令遅延レジスタ１０８により１マイクロ命令サイ
クル期間遅延せしめマイクロコードバス２１４としてマ
イクロ命令デコーダ１０９へ供給する。
プのマイクロプログラム語で可能とし、高速化と構成要
素の軽減を図る。 【構成】垂直型又は水平垂直型マイクロプログラムを格
納するマイクロプログラムＲＯＭの出力２０２をマイク
ロ命令語セレクタ１０４、マイクロ命令レジスタ１０５
および部分的マイクロ命令セレクタ１０６を経て演算部
１１０への制御用コードフィールドとする。前記フィー
ルドの一部である演算結果転送指定コード２１３をマイ
クロ命令遅延レジスタ１０８により１マイクロ命令サイ
クル期間遅延せしめマイクロコードバス２１４としてマ
イクロ命令デコーダ１０９へ供給する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特にパイプライン化された演算器を制御するマイク
ロ命令制御手段を有するマイクロプロセッサに関する。
し、特にパイプライン化された演算器を制御するマイク
ロ命令制御手段を有するマイクロプロセッサに関する。
【０００２】
【従来の技術】従来のマイクロ命令制御では、マイクロ
プログラム格納手段からの出力であるマイクロ命令を一
時保持するマイクロ命令保持手段が一段しかなかった
（例えば、特開平２−２１０５３７号公報、特開平２−
１７６８３０号公報、特開平２−１７１９２６号公報、
特開平２−１１０６３１号公報、特開平１−２５１１５
７号公報）。
プログラム格納手段からの出力であるマイクロ命令を一
時保持するマイクロ命令保持手段が一段しかなかった
（例えば、特開平２−２１０５３７号公報、特開平２−
１７６８３０号公報、特開平２−１７１９２６号公報、
特開平２−１１０６３１号公報、特開平１−２５１１５
７号公報）。
【０００３】従来技術のマイクロ命令の出力制御手段を
示す図５に於いて、マイクロプログラムＲＯＭ１０２
は、マイクロプログラムアドレス生成器１０１が出力す
るマイクロプログラムアドレス２０１をアドレス入力と
して、対応するマイクロ命令語をマイクロプログラムＲ
ＯＭ出力２０２へ出力する。
示す図５に於いて、マイクロプログラムＲＯＭ１０２
は、マイクロプログラムアドレス生成器１０１が出力す
るマイクロプログラムアドレス２０１をアドレス入力と
して、対応するマイクロ命令語をマイクロプログラムＲ
ＯＭ出力２０２へ出力する。
【０００４】前記マイクロプログラムＲＯＭ出力２０２
は、マイクロ命令語セレクター１０４、前記マイクロ命
令語セレクター１０４の出力であるマイクロ命令語セレ
クター出力２０６を介しマイクロ命令レジスタ１０５に
入力される。前記マイクロ命令レジスタ１０５の全部で
ある全マイクロ命令語２０４がそのマイクロ命令語を反
復するためにマイクロ命令反復レジスタ１０３により保
持され、前記マイクロ命令反復レジスタ１０３の出力で
あるマイクロ命令反復レジスタ出力２０５が前記マイク
ロ命令語セレクター１０４へ、マイクロ命令として何も
実行しないことを示すノー・オペレーション命令等を固
定命令２０３と共に入力される。
は、マイクロ命令語セレクター１０４、前記マイクロ命
令語セレクター１０４の出力であるマイクロ命令語セレ
クター出力２０６を介しマイクロ命令レジスタ１０５に
入力される。前記マイクロ命令レジスタ１０５の全部で
ある全マイクロ命令語２０４がそのマイクロ命令語を反
復するためにマイクロ命令反復レジスタ１０３により保
持され、前記マイクロ命令反復レジスタ１０３の出力で
あるマイクロ命令反復レジスタ出力２０５が前記マイク
ロ命令語セレクター１０４へ、マイクロ命令として何も
実行しないことを示すノー・オペレーション命令等を固
定命令２０３と共に入力される。
【０００５】マイクロ命令語セレクター１０４は、非デ
ィレイド分岐命令実行時に、固定命令２０３をディレイ
・スロットに埋めるために固定命令２０３を選択し、マ
イクロ命令によりアクセスされる資源が多数マイクロ命
令サイクルを必要な場合には、前記マイクロ命令反復レ
ジスタ出力２０５を選択し、上記以外の通常マイクロ命
令実行時には、マイクロプログラムＲＯＭ出力２０２を
選択する。
ィレイド分岐命令実行時に、固定命令２０３をディレイ
・スロットに埋めるために固定命令２０３を選択し、マ
イクロ命令によりアクセスされる資源が多数マイクロ命
令サイクルを必要な場合には、前記マイクロ命令反復レ
ジスタ出力２０５を選択し、上記以外の通常マイクロ命
令実行時には、マイクロプログラムＲＯＭ出力２０２を
選択する。
【０００６】マイクロ命令レジスタ１０５は、マイクロ
命令サイクル毎に前記マイクロ命令語セレクター出力２
０６を更新保持する。
命令サイクル毎に前記マイクロ命令語セレクター出力２
０６を更新保持する。
【０００７】前記全マイクロ命令語２０４は、マイクロ
分岐アドレス信号２０９、マイクロ制御信号２０８、演
算部制御マイクロ命令語信号２０７に分類することがで
きる。前記演算部制御マイクロ命令語信号２０７は、一
部を命令デコーダ等から供給される外部マイクロ命令入
力２１０に置換するための部分的マイクロ命令セレクタ
ー１０６に入力される。
分岐アドレス信号２０９、マイクロ制御信号２０８、演
算部制御マイクロ命令語信号２０７に分類することがで
きる。前記演算部制御マイクロ命令語信号２０７は、一
部を命令デコーダ等から供給される外部マイクロ命令入
力２１０に置換するための部分的マイクロ命令セレクタ
ー１０６に入力される。
【０００８】部分的マイクロ命令セレクター制御回路１
０７は、前記マイクロ制御信号２０８を入力とし前記演
算部制御マイクロ命令語信号２０７の一部を前記外部マ
イクロ命令入力２１０に置換する制御信号である部分的
マイクロ命令セレクター制御信号２１１を生成する。
０７は、前記マイクロ制御信号２０８を入力とし前記演
算部制御マイクロ命令語信号２０７の一部を前記外部マ
イクロ命令入力２１０に置換する制御信号である部分的
マイクロ命令セレクター制御信号２１１を生成する。
【０００９】また、図１２を参照すると、マイクロ命令
デコーダ１０９は複雑なデコード結果の遅延時間を実質
的になくすように、デコード結果一時記憶部３０２を有
する場合がある。この場合、マイクロ命令デコーダ１０
９は、機能的にデーコード部３０１とその出力であるデ
コード部出力４０１をラッチする前記デコード結果一時
記憶部３０２とから構成される。
デコーダ１０９は複雑なデコード結果の遅延時間を実質
的になくすように、デコード結果一時記憶部３０２を有
する場合がある。この場合、マイクロ命令デコーダ１０
９は、機能的にデーコード部３０１とその出力であるデ
コード部出力４０１をラッチする前記デコード結果一時
記憶部３０２とから構成される。
【００１０】ここで、前記デコード結果一時記憶部３０
２は前記デコード部出力４０１を保時遅延せしめる期間
は、マイクロ命令サイクル未満である。
２は前記デコード部出力４０１を保時遅延せしめる期間
は、マイクロ命令サイクル未満である。
【００１１】以上のようにして前記部分的マイクロ命令
セレクター１０６により生成され出力されるマイクロ命
令コードバス２１４は、マイクロ命令デコーダ１０９に
入力され演算部制御信号群２１５にデコードされ、演算
部１１０を直接制御する。
セレクター１０６により生成され出力されるマイクロ命
令コードバス２１４は、マイクロ命令デコーダ１０９に
入力され演算部制御信号群２１５にデコードされ、演算
部１１０を直接制御する。
【００１２】図６には上述の演算部１１０として加算器
を、図７にはそのマイクロプログラム例、図８にはその
場合のタイミングを示す。
を、図７にはそのマイクロプログラム例、図８にはその
場合のタイミングを示す。
【００１３】図７には、Ａレジスタ５０３の内容とＢレ
ジスタ５０４の内容を加算器５０７で加算し、その加算
結果をＡレジスタ５０３に書き戻すマイクロプログラム
の例を示す。第１ステップでは、図６に於けるＡレジス
タ５０３の内容をＡレジスタ出力バッファ５０１を介し
第１データバス６０１へ出力し、同時にＢレジスタ５０
４の内容をＢレジスタ出力バッファ５０２を介して第２
データバス６０２へ出力し、各々Ｃレジスタ５０５、Ｄ
レジスタ５０６によりラッチする。
ジスタ５０４の内容を加算器５０７で加算し、その加算
結果をＡレジスタ５０３に書き戻すマイクロプログラム
の例を示す。第１ステップでは、図６に於けるＡレジス
タ５０３の内容をＡレジスタ出力バッファ５０１を介し
第１データバス６０１へ出力し、同時にＢレジスタ５０
４の内容をＢレジスタ出力バッファ５０２を介して第２
データバス６０２へ出力し、各々Ｃレジスタ５０５、Ｄ
レジスタ５０６によりラッチする。
【００１４】前記Ｃレジスタ５０５、Ｄレジスタ５０６
は加算器５０７の被加算データとして入力される。
は加算器５０７の被加算データとして入力される。
【００１５】図７の第２ステップのマイクロプログラム
語では、前記加算器５０７での加算結果を加算器出力バ
ッファ５０８を介し第１データバス６０１へ出力し、そ
れをＡレジスタ５０３に書込む。
語では、前記加算器５０７での加算結果を加算器出力バ
ッファ５０８を介し第１データバス６０１へ出力し、そ
れをＡレジスタ５０３に書込む。
【００１６】図８には、上述した２ステップのマイクロ
プログラムによる演算動作のタイミング図を示す。
プログラムによる演算動作のタイミング図を示す。
【００１７】マイクロ命令コードバス２１４に於いて、
第１ステップのマイクロ命令コードは、デコード部３０
１でデコードされデコード部出力４０１となる。前記デ
コード部出力４０１はタイミング調整のためにデコード
結果一時記憶部３０２により１／２クロック遅延させら
れ演算部制御信号群２１５となる。
第１ステップのマイクロ命令コードは、デコード部３０
１でデコードされデコード部出力４０１となる。前記デ
コード部出力４０１はタイミング調整のためにデコード
結果一時記憶部３０２により１／２クロック遅延させら
れ演算部制御信号群２１５となる。
【００１８】前記演算部制御信号群２１５は、一部はＡ
レジスタ出力バッファ５０１を開きＡレジスタ５０３の
内容を第１テータバス６０１に出力し、別の一部はＢレ
ジスタ出力バッファ５０２を開きＢレジスタ５０４の内
容を第２データバス６０２へ出力し、また別の一部は加
算器５０７による加算を指示するのに用いられる。
レジスタ出力バッファ５０１を開きＡレジスタ５０３の
内容を第１テータバス６０１に出力し、別の一部はＢレ
ジスタ出力バッファ５０２を開きＢレジスタ５０４の内
容を第２データバス６０２へ出力し、また別の一部は加
算器５０７による加算を指示するのに用いられる。
【００１９】第２ステップのマイクロ命令コードは、そ
の一部が加算器出力バッファ５０８を開く制御信号とな
り加算結果を第１データバス６０１へ出力し、別の一部
はＡレジスタ５０３への書込みストローブとなる。この
様にして、上述した従来技術では２ステップのマイクロ
プログラムを要してＡレジスタ５０３とＢレジスタ５０
４の内容を加算する。
の一部が加算器出力バッファ５０８を開く制御信号とな
り加算結果を第１データバス６０１へ出力し、別の一部
はＡレジスタ５０３への書込みストローブとなる。この
様にして、上述した従来技術では２ステップのマイクロ
プログラムを要してＡレジスタ５０３とＢレジスタ５０
４の内容を加算する。
【００２０】また、他の従来技術のマイクロ命令の幼制
御手段を示す図９には、デコード後に１マイクロ命令サ
イクルを基本単位として遅延必要演算部制御信号群２１
７を遅延せしめる演算部制御信号ラッチ１１１を含み、
前記演算部制御信号ラッチ１１１の出力である演算制御
信号ラッチ出力２１８を、１マイクロ命令サイクル以上
の遅延が不要である遅延不要制御信号２１６と合せて演
算部１１０の制御信号としている。
御手段を示す図９には、デコード後に１マイクロ命令サ
イクルを基本単位として遅延必要演算部制御信号群２１
７を遅延せしめる演算部制御信号ラッチ１１１を含み、
前記演算部制御信号ラッチ１１１の出力である演算制御
信号ラッチ出力２１８を、１マイクロ命令サイクル以上
の遅延が不要である遅延不要制御信号２１６と合せて演
算部１１０の制御信号としている。
【００２１】図１０には前記演算部制御信号ラッチ１１
１を含む、上述の従来技術で説明した図６と同等の演算
部を有した場合の、マイクロプログラム例を示す。
１を含む、上述の従来技術で説明した図６と同等の演算
部を有した場合の、マイクロプログラム例を示す。
【００２２】図１０を参照すると、第１ステップのみで
図６に於けるＡレジスタ５０３とＢレジスタ５０４をそ
れぞれ第１データバス６０１、第２データバス６０２に
出力し、加算器５０７に加算を命じ、更に加算結果をＡ
レジスタ５０３に書込んでいる。
図６に於けるＡレジスタ５０３とＢレジスタ５０４をそ
れぞれ第１データバス６０１、第２データバス６０２に
出力し、加算器５０７に加算を命じ、更に加算結果をＡ
レジスタ５０３に書込んでいる。
【００２３】この従来例でのマイクロプログラムＲＯＭ
出力２０２は、先のマイクロプログラムＲＯＭ出力２０
２より、演算結果の転送書込み指定分ビット数が多くな
っている。
出力２０２は、先のマイクロプログラムＲＯＭ出力２０
２より、演算結果の転送書込み指定分ビット数が多くな
っている。
【００２４】図１１を参照すると、加算器出力を命じる
演算制御信号ラッチ出力２１８として前記遅延必要演算
部制御信号群２１７を１マイクロ命令サイクルの期間
（ここでは１クロックのこと）遅延させたものを用いて
いることが分かる。
演算制御信号ラッチ出力２１８として前記遅延必要演算
部制御信号群２１７を１マイクロ命令サイクルの期間
（ここでは１クロックのこと）遅延させたものを用いて
いることが分かる。
【００２５】
【発明が解決しようとする課題】上述した従来のマイク
ロ命令制御は、マイクロ命令語を一時保持する主要保持
手段が一段しかなかったため、被演算データ転送および
前記被演算データ転送および前記被演算データを演算せ
しめるための指定の次のステップで演算結果の転送を指
定する必要があった。
ロ命令制御は、マイクロ命令語を一時保持する主要保持
手段が一段しかなかったため、被演算データ転送および
前記被演算データ転送および前記被演算データを演算せ
しめるための指定の次のステップで演算結果の転送を指
定する必要があった。
【００２６】また、マイクロ命令語を必要とする機能ブ
ロック毎またはデコード結果を必要に応じて個別に一時
保持する必要もあった。
ロック毎またはデコード結果を必要に応じて個別に一時
保持する必要もあった。
【００２７】そのため、前者は演算を伴うマイクロ命令
の最短実行サイクルがマイクロ命令サイクルの２ステッ
プ分必要となりマイクロ命令の実行速度を向上すること
ができないという問題点があり、後者はデコード語の信
号を保持するため保持手段の絶対数が膨大に増えてしま
うという問題点があった。
の最短実行サイクルがマイクロ命令サイクルの２ステッ
プ分必要となりマイクロ命令の実行速度を向上すること
ができないという問題点があり、後者はデコード語の信
号を保持するため保持手段の絶対数が膨大に増えてしま
うという問題点があった。
【００２８】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、マイクロプログラム格納手段と、前記マイクロ
プログラム格納手段の出力信号を一時保持する第１の保
持手段と、前記第１の保持手段から出力される信号の一
部を一時保持する第２の保持手段と、前記第１の保持手
段が出力する前記信号の他の一部と前記第２の保持手段
の出力信号を解読するデコード手段と、前記テコード手
段の出力信号を制御信号とする演算部とを有する構成で
ある。
ッサは、マイクロプログラム格納手段と、前記マイクロ
プログラム格納手段の出力信号を一時保持する第１の保
持手段と、前記第１の保持手段から出力される信号の一
部を一時保持する第２の保持手段と、前記第１の保持手
段が出力する前記信号の他の一部と前記第２の保持手段
の出力信号を解読するデコード手段と、前記テコード手
段の出力信号を制御信号とする演算部とを有する構成で
ある。
【００２９】また、前記マイクロプログラム格納手段と
前記第１の保持手段との間に第１の信号選択手段と、前
記第１の保持手段と前記第２の保持手段の間に第２の信
号選択手段とを有する構成であってもよい。
前記第１の保持手段との間に第１の信号選択手段と、前
記第１の保持手段と前記第２の保持手段の間に第２の信
号選択手段とを有する構成であってもよい。
【００３０】
【実施例】次に本発明について図面を参照して説明す
る。本発明の一実施例のブロック図を示す図１を参照す
ると、本実施例では、従来技術の説明の図５に於て、部
分的マイクロ命令レジスタ１０５に於ける演算結果転送
指定コード部２１３のみを、１マイクロ命令サイクル遅
延させるマイクロ命令遅延レジスタ１０８を新設し、非
演算結果転送指定コード２１２と束ねマイクロ命令コー
ドバス２１４としている。
る。本発明の一実施例のブロック図を示す図１を参照す
ると、本実施例では、従来技術の説明の図５に於て、部
分的マイクロ命令レジスタ１０５に於ける演算結果転送
指定コード部２１３のみを、１マイクロ命令サイクル遅
延させるマイクロ命令遅延レジスタ１０８を新設し、非
演算結果転送指定コード２１２と束ねマイクロ命令コー
ドバス２１４としている。
【００３１】図２は上述の実施例に於ける演算部として
加算器を構成した一例であり、図３は加算マイクロプロ
グラムの例、図４はそのタイミング図である。
加算器を構成した一例であり、図３は加算マイクロプロ
グラムの例、図４はそのタイミング図である。
【００３２】図２を参照すると、加算器５０７の出力が
加算器出力バッファ５０８および第３データバス６０３
を介し、Ａレジスタ５０３へ書込む経路が図６に対して
追加されている。
加算器出力バッファ５０８および第３データバス６０３
を介し、Ａレジスタ５０３へ書込む経路が図６に対して
追加されている。
【００３３】図３は、図１０に示すマイクロプログラム
と同様である。
と同様である。
【００３４】図４を参照すると、非演算結果転送指定コ
ード２１２はマイクロ命令デコーダ１０９を介し、２１
２のデコード結果でしめすタイミングで前記第１データ
バス６０１、第２データバス６０２等の制御を行う。演
算結果転送指定コード２１３はマイクロ命令デコーダ１
０９を介し、２１３のデコード結果でしめすタイミング
で前記第３データバス６０３の制御を行う。
ード２１２はマイクロ命令デコーダ１０９を介し、２１
２のデコード結果でしめすタイミングで前記第１データ
バス６０１、第２データバス６０２等の制御を行う。演
算結果転送指定コード２１３はマイクロ命令デコーダ１
０９を介し、２１３のデコード結果でしめすタイミング
で前記第３データバス６０３の制御を行う。
【００３５】
【発明の効果】以上説明したように本発明は、マイクロ
命令語を上記第１データバス、第２データバス及びそれ
らに直接接続されたレジスタ群を制御するためのフィー
ルド（非演算結果転送指定コード２１２）と、第３デー
タバス及びそれに直接接続されたレジスタ及び出力バッ
ファを制御するフィールド（演算結果転送コード２１
３）を分離し、後者演算結果転送コード２１３部を１マ
イクロ命令サイクルだけ遅延させ、各々マイクロ命令デ
コーダ１０９に供給することによりマイクロプログラム
ＲＯＭ１０２の単一マイクロ命令語をパイプライン化し
て各制御手段に供給でき、単純な一マイクロ命令の実行
を一マイクロ命令記憶語で表現指定可能とし、かつ１マ
イクロ命令サイクルと１マイクロ命令サイクルを等しく
することを可能にしている。したがってマイクロ命令の
実行速度を向上できる。
命令語を上記第１データバス、第２データバス及びそれ
らに直接接続されたレジスタ群を制御するためのフィー
ルド（非演算結果転送指定コード２１２）と、第３デー
タバス及びそれに直接接続されたレジスタ及び出力バッ
ファを制御するフィールド（演算結果転送コード２１
３）を分離し、後者演算結果転送コード２１３部を１マ
イクロ命令サイクルだけ遅延させ、各々マイクロ命令デ
コーダ１０９に供給することによりマイクロプログラム
ＲＯＭ１０２の単一マイクロ命令語をパイプライン化し
て各制御手段に供給でき、単純な一マイクロ命令の実行
を一マイクロ命令記憶語で表現指定可能とし、かつ１マ
イクロ命令サイクルと１マイクロ命令サイクルを等しく
することを可能にしている。したがってマイクロ命令の
実行速度を向上できる。
【００３６】また、マイクロ命令デコーダ１０９でデコ
ードする前のマイクロ命令コードがデコード後の演算部
制御信号群より信号線数が少なくなり、レジスタ回路の
数も少なくて済む。本発明によるマイクロコンピュータ
を半導体基盤上で実現する際には、マイクロ命令デコー
ダ１０９へ信号を供給する前に遅延手段を設けるため、
マイクロプログラム出力部の一部の占有面積が少なく配
置形成することが可能となる効果も生ずる。
ードする前のマイクロ命令コードがデコード後の演算部
制御信号群より信号線数が少なくなり、レジスタ回路の
数も少なくて済む。本発明によるマイクロコンピュータ
を半導体基盤上で実現する際には、マイクロ命令デコー
ダ１０９へ信号を供給する前に遅延手段を設けるため、
マイクロプログラム出力部の一部の占有面積が少なく配
置形成することが可能となる効果も生ずる。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した演算部の一例のブロック図であ
る。
る。
【図３】図１に示した一実施例のマイクロプログラムで
ある。
ある。
【図４】図１に示した一実施例のタイミング図である。
【図５】第１の従来技術のブロック図である。
【図６】図５に示した演算部の一例のブロック図であ
る。
る。
【図７】図５に示した一例のマイクロプログラム図であ
る。
る。
【図８】図５に示した一例のタイミング図である。
【図９】第２の従来技術のブロック図である。
【図１０】図９に示した一例のマイクロプログラムであ
る。
る。
【図１１】図９に示した一例のタイミング図である。
【図１２】マイクロ命令デコーダ１０９の一例である。
１０１ マイクロプログラムアドレス生成器 １０２ マイクロプログラムＲＯＭ １０３ マイクロ命令反復レジスタ １０４ マイクロ命令語セレクター １０５ マイクロ命令レジスタ １０６ 部分的マイクロ命令セレクター １０７ 部分的マイクロ命令セレクター制御回路 １０８ マイクロ命令遅延レジスタ １０９ マイクロ命令デコーダ １１０ 演算部 １１１ 演算部制御信号ラッチ ２０１ マイクロアドレス ２０２ マイクロプログラムＲＯＭ出力 ２０３ 固定命令 ２０４ 前マイクロ命令語 ２０５ マイクロ命令反復レジスタ出力 ２０６ マイクロ命令語セレクター出力 ２０７ 演算部制御マイクロ命令語信号 ２０８ マイクロ制御信号 ２０９ マイクロ分岐アドレス信号 ２１０ 外部マイクロ命令入力 ２１１ 部分的マイクロ命令セレクター制御信号 ２１２ 非演算結果転送指定コード ２１３ 演算結果転送指定コード ２１４ マイクロ命令コードバス ２１５ 演算部制御信号群 ２１６ 遅延不要制御信号 ２１７ 遅延必要演算部制御信号群 ２１８ 演算制御信号ラッチ出力 ３０１ デコード部 ３０２ デコード結果一時記憶部 ４０１ デコード部出力 ５０１ Ａレジスタ出力バッファ ５０２ Ｂレジスタ出力バッファ ５０３ Ａレジスタ ５０４ Ｂレジスタ ５０５ Ｃレジスタ ５０６ Ｄレジスタ ５０７ 加算器 ５０８ 加算器出力バッファ ６０１ 第１データバス ６０２ 第２データバス ６０３ 第３データバス
Claims (2)
- 【請求項１】 マイクロプログラム格納手段と、前記マ
イクロプログラム格納手段の出力信号を一時保持する第
１の保持手段と、前記第１の保持手段から出力される信
号の一部を一時保持する第２の保持手段と、前記第１の
保持手段が出力する前記信号の他の一部と前記第２の保
持手段の出力信号を解読するデコード手段と、前記デコ
ード手段の出力信号を制御信号とする演算部とを有する
ことを特徴とするマイクロプロセッサ。 - 【請求項２】 前記マイクロプログラム格納手段と前記
第１の保持手段との間に第１の信号選択手段と、前記第
１の保持手段と前記第２の保持手段の間に第２の信号選
択手段とを有することを特徴とする請求項１記載のマイ
クロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029822A JPH05265746A (ja) | 1992-02-18 | 1992-02-18 | マイクロプロセッサ |
| EP93102559A EP0556825A1 (en) | 1992-02-18 | 1993-02-18 | Microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029822A JPH05265746A (ja) | 1992-02-18 | 1992-02-18 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265746A true JPH05265746A (ja) | 1993-10-15 |
Family
ID=12286721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029822A Pending JPH05265746A (ja) | 1992-02-18 | 1992-02-18 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0556825A1 (ja) |
| JP (1) | JPH05265746A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG75756A1 (en) * | 1994-02-28 | 2000-10-24 | Intel Corp | Method and apparatus for avoiding writeback conflicts between execution units sharing a common writeback path |
| TW482980B (en) * | 1999-05-31 | 2002-04-11 | Ibm | Hardware device for executing base programmable instructions based upon micro-instructions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220032A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 情報処理装置 |
| JPH02249027A (ja) * | 1989-03-22 | 1990-10-04 | Fujitsu Ltd | 命令フェッチ解読装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58149541A (ja) * | 1982-03-01 | 1983-09-05 | Hitachi Ltd | デ−タ処理装置 |
| EP0388735A3 (en) * | 1989-03-10 | 1993-01-13 | Nec Corporation | Microprogram controller having fixed-instruction generator and microprogram memory |
-
1992
- 1992-02-18 JP JP4029822A patent/JPH05265746A/ja active Pending
-
1993
- 1993-02-18 EP EP93102559A patent/EP0556825A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6220032A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 情報処理装置 |
| JPH02249027A (ja) * | 1989-03-22 | 1990-10-04 | Fujitsu Ltd | 命令フェッチ解読装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0556825A1 (en) | 1993-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000711 |