JPS58149557A - マルチプロセサシステム - Google Patents
マルチプロセサシステムInfo
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- JPS58149557A JPS58149557A JP57210713A JP21071382A JPS58149557A JP S58149557 A JPS58149557 A JP S58149557A JP 57210713 A JP57210713 A JP 57210713A JP 21071382 A JP21071382 A JP 21071382A JP S58149557 A JPS58149557 A JP S58149557A
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- processor
- memory
- processors
- queue
- fifo
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチブロセシンク・インタラブド装置に関す
る。
る。
マルチブロセシンクは、各々か少なくとも他と通信する
必要性がある多数の独立したプロセスヶして同時に生起
させることを許容する電話および計算システムにおいて
、標準技法となって米ている。このようなマルチプロセ
シンク・システムにあっては、１つの独立したプロセサ
がネットワーク中の他の１つのプロセサをインタラブド
する必要がしばしばある点に問題がある。このインクラ
ブドは例えば他のプロセサのタスクを変更するために使
用される。
必要性がある多数の独立したプロセスヶして同時に生起
させることを許容する電話および計算システムにおいて
、標準技法となって米ている。このようなマルチプロセ
シンク・システムにあっては、１つの独立したプロセサ
がネットワーク中の他の１つのプロセサをインタラブド
する必要がしばしばある点に問題がある。このインクラ
ブドは例えば他のプロセサのタスクを変更するために使
用される。
３つの基本的な方法が現在使用されている。
これらは（１）インクラブドの完全に相互結合されたネ
ットワークを使用すること、（２）ユニークなシステム
・ハス・サイクルを使用するこト、（３）ローカル・メ
モリ中のフラグをボーリンクすることである。
ットワークを使用すること、（２）ユニークなシステム
・ハス・サイクルを使用するこト、（３）ローカル・メ
モリ中のフラグをボーリンクすることである。
第１の方法ではネットワーク中の谷プロセサから１也の
プロセサへのユニークなインタラブド信号が存在する１
つ大きなシステムの場合、インクラブド接続の数は極端
に多くなる。第２の方法ではインタラブド・サイクルを
通常のメモリ転送サイクルと識別するためにプロセサ間
に句加的な信号路が必要となる。第３の方法では各々の
プロセサがインタラブドされたか否かを確認するために
特定のメモリ・ロケーションを規則的にポーリングする
必要がある。
プロセサへのユニークなインタラブド信号が存在する１
つ大きなシステムの場合、インクラブド接続の数は極端
に多くなる。第２の方法ではインタラブド・サイクルを
通常のメモリ転送サイクルと識別するためにプロセサ間
に句加的な信号路が必要となる。第３の方法では各々の
プロセサがインタラブドされたか否かを確認するために
特定のメモリ・ロケーションを規則的にポーリングする
必要がある。
本発明の１つの特徴に従い、マルチプロセサ・システム
の谷プロセサで使用されるインタラフト装置が設けられ
ている。このインタラブド装置はファースト・イン・フ
ァースト・アウト（ＦＩＦＯ）メモリを含み、前記シス
テムを介して受信されたインタラブド・ベクトルのキュ
ー（待ち行列）を形成し、該キューを成すベクトルの谷
々に対するインタラブド信号を関連するプロセサに逐次
提供する手段を含んでいる。
の谷プロセサで使用されるインタラフト装置が設けられ
ている。このインタラブド装置はファースト・イン・フ
ァースト・アウト（ＦＩＦＯ）メモリを含み、前記シス
テムを介して受信されたインタラブド・ベクトルのキュ
ー（待ち行列）を形成し、該キューを成すベクトルの谷
々に対するインタラブド信号を関連するプロセサに逐次
提供する手段を含んでいる。
本発明の他の特徴に従い、情報が通信媒体を介してプロ
セサ間で通信され、前記谷プロセサは前述のインタラブ
ド装置を含むマルチプロセサ・システムが提供されてい
る。
セサ間で通信され、前記谷プロセサは前述のインタラブ
ド装置を含むマルチプロセサ・システムが提供されてい
る。
本発明の更に他の特徴に従い、情報が通信媒体を介して
プロセサ間で通信されるマルチプロセサ・システムのプ
ロセサ間のインタラブドを制御する方法が提供されてい
る。ここでこの方法は送信プロセサのインクラブド・ベ
クトルを送信プロセサからターケラト・プロセサに前記
通信媒体を介して通信し、前記インクラブド・ベクトル
を前記ターケラト・プロセサのファースト・イン・ファ
ースト・アウト・メモリ中に記憶し、前記各々のキュー
を形成するインタラブド・ベクトルに対するインタラブ
ド信号を前記ターケラト・プロセサに逐次提供するステ
ップより成る。
プロセサ間で通信されるマルチプロセサ・システムのプ
ロセサ間のインタラブドを制御する方法が提供されてい
る。ここでこの方法は送信プロセサのインクラブド・ベ
クトルを送信プロセサからターケラト・プロセサに前記
通信媒体を介して通信し、前記インクラブド・ベクトル
を前記ターケラト・プロセサのファースト・イン・ファ
ースト・アウト・メモリ中に記憶し、前記各々のキュー
を形成するインタラブド・ベクトルに対するインタラブ
ド信号を前記ターケラト・プロセサに逐次提供するステ
ップより成る。
本発明に従い、プロセサ間のインクラブト信号をデータ
として取扱い、それによって標準のシステム・ハス・テ
ータ読み出しおよび書き込みサイクル中にインクラブド
情報を転送することを許容するインタラブド法が提案さ
れている。この方法を用いると、選択された他のプロセ
サに例えば送信プロセサの識別番吋（ソースアイデンテ
クテイ）およびインクラブドの型を含むインクラブド・
メツセージを送信することが可能となる。
として取扱い、それによって標準のシステム・ハス・テ
ータ読み出しおよび書き込みサイクル中にインクラブド
情報を転送することを許容するインタラブド法が提案さ
れている。この方法を用いると、選択された他のプロセ
サに例えば送信プロセサの識別番吋（ソースアイデンテ
クテイ）およびインクラブドの型を含むインクラブド・
メツセージを送信することが可能となる。
複数個のソースから逐次的にインタラブドを提供するこ
とは、各々のプロセサに位置するハードウェアＦＩＦＯ
レジスタによって可能となる。このＦＩＦＯレジスタの
機能は受信したインクラブド・メツセージのキューを形
成し、ローカルに関連するプロセサに実際のインタラブ
ド信号を提供することである。
とは、各々のプロセサに位置するハードウェアＦＩＦＯ
レジスタによって可能となる。このＦＩＦＯレジスタの
機能は受信したインクラブド・メツセージのキューを形
成し、ローカルに関連するプロセサに実際のインタラブ
ド信号を提供することである。
送１ぎプロセサはシステム通信ハスを使用し、特定のタ
ーケラト・プロセサと関連するインタラブドＦＩＦＯを
アドレス指定する。インクラブド・メツセージは次に正
規のシステム・データ通信路を介してＦＩＦＯに伝送さ
れる。
ーケラト・プロセサと関連するインタラブドＦＩＦＯを
アドレス指定する。インクラブド・メツセージは次に正
規のシステム・データ通信路を介してＦＩＦＯに伝送さ
れる。
メツセージがＦＩＦＯの出力レシスタに到着すると、信
号がプロセサに送られる。次にプロセサはＦＩＦＯ出力
レシスし中に記憶されたテータ全取り出す。データはプ
ロセサが必′〃とするすへての情報を含んでいてもよい
し、またけデータはシステム全体をヘースとじて取っで
あるローカル・メモリ内のロケーションを指してもよい
。この場合、メモリ・ロケーションはインクラブドを処
理するプロセサにより使用されるデータを含んでいる。
号がプロセサに送られる。次にプロセサはＦＩＦＯ出力
レシスし中に記憶されたテータ全取り出す。データはプ
ロセサが必′〃とするすへての情報を含んでいてもよい
し、またけデータはシステム全体をヘースとじて取っで
あるローカル・メモリ内のロケーションを指してもよい
。この場合、メモリ・ロケーションはインクラブドを処
理するプロセサにより使用されるデータを含んでいる。
Ａｌ１述の問題点の解決法ならひに本発明の動作および
利用法は１１１図を参照した以−ドの記述より更に完全
に理解されよう。
利用法は１１１図を参照した以−ドの記述より更に完全
に理解されよう。
第１図には各々がシステム・ハス１０５を介して提供さ
れる情報データに基づく処理を夫々独立に実行する能力
を有する多数のプロセサ１０．２０．３０．４０を含む
マルチプロセサ・システムが示されている。
れる情報データに基づく処理を夫々独立に実行する能力
を有する多数のプロセサ１０．２０．３０．４０を含む
マルチプロセサ・システムが示されている。
インクラブ法の動作を議論する前に、各々のプロセサの
動作とヒルデインク・フロックについて述べる。第２図
はシステム・ハス１０５とデータをやりとりするハス・
インタフェース１１を示している。このインクフェース
は１つ以上のプロセサが同時にハスにデータを送１バし
ないようにすることにより衝突問題を解決している。こ
のようなインタフェースはインテル・パフリケーション
（Ｉｎｔｅｌｐｕｂｌｉｃａｔｉｏｎ ） ＮＧ、 ９
８００５８７ Ａ （”インテル自マルチハス・イン
タフニーシンク（ＩｎｔｅｌＭａｌｔｉｂｕｓ Ｉｎｔ
ｅｒｆａｃｉｎｇ ） Ｊ中に示されている型のもので
あってよい。もちろん共通ハスを取り合うマルチプロセ
サ間の衝突問題を解決する他の装置を用いても良い。ハ
ス・インタフェース１１はまた関連するプロセサに向う
データをハスから取り除いて適当に記憶するべくアドレ
ス・テコーデインクを行う。
動作とヒルデインク・フロックについて述べる。第２図
はシステム・ハス１０５とデータをやりとりするハス・
インタフェース１１を示している。このインクフェース
は１つ以上のプロセサが同時にハスにデータを送１バし
ないようにすることにより衝突問題を解決している。こ
のようなインタフェースはインテル・パフリケーション
（Ｉｎｔｅｌｐｕｂｌｉｃａｔｉｏｎ ） ＮＧ、 ９
８００５８７ Ａ （”インテル自マルチハス・イン
タフニーシンク（ＩｎｔｅｌＭａｌｔｉｂｕｓ Ｉｎｔ
ｅｒｆａｃｉｎｇ ） Ｊ中に示されている型のもので
あってよい。もちろん共通ハスを取り合うマルチプロセ
サ間の衝突問題を解決する他の装置を用いても良い。ハ
ス・インタフェース１１はまた関連するプロセサに向う
データをハスから取り除いて適当に記憶するべくアドレ
ス・テコーデインクを行う。
ＣＰＵ１５は任意の型の処理機能を実行するよう設計さ
れた任意の型のプロセサであって良い。その１し１］と
してインテル８０８６マイクロブロセサがある。共有メ
モリ１３はモスチック（Ｍｏ５ｔｅｋ ） ＭＫ ４８
０２の如き任意の型のランタム壽アクセス・メモリであ
ってよい。
れた任意の型のプロセサであって良い。その１し１］と
してインテル８０８６マイクロブロセサがある。共有メ
モリ１３はモスチック（Ｍｏ５ｔｅｋ ） ＭＫ ４８
０２の如き任意の型のランタム壽アクセス・メモリであ
ってよい。
プロクラマフル・インタラブド・コントローラ１４はイ
ンタラブド信号を受信し、該信号を特定の仕方で処理し
て、現在ＣＰＵＩ ５が処理中のタスクを適当な時点で
停止させることによりインクラブドを処理するインテル
８２５９ Ａであってよい。ＦＩＦＯインタラブド・キ
ュー１２はファースト・イン・ファースト・アウト（Ｆ
ＩＦＯ）メモリであるフェアチャイルド９４０３であっ
てよい。第２図に示すプロセサ１０はまた例えばインテ
ル（ＩＮＴＦ、ＬＪｉＳＢＣ８６／１２Ａ シンクル
・ホード・コンピュータに適当なアドレス・テコ−ティ
ンクラ有するＦＩＦＯインタラブド・キューを付加した
ものであってよい。
ンタラブド信号を受信し、該信号を特定の仕方で処理し
て、現在ＣＰＵＩ ５が処理中のタスクを適当な時点で
停止させることによりインクラブドを処理するインテル
８２５９ Ａであってよい。ＦＩＦＯインタラブド・キ
ュー１２はファースト・イン・ファースト・アウト（Ｆ
ＩＦＯ）メモリであるフェアチャイルド９４０３であっ
てよい。第２図に示すプロセサ１０はまた例えばインテ
ル（ＩＮＴＦ、ＬＪｉＳＢＣ８６／１２Ａ シンクル
・ホード・コンピュータに適当なアドレス・テコ−ティ
ンクラ有するＦＩＦＯインタラブド・キューを付加した
ものであってよい。
第１図のマルチプロセサ・システムは、従来の装置（例
えばインテル・マルチハス仕様書中に示された装置）の
ようにインクラフト信号を供給するためにプロセサ間を
導線で相互接続する必要がないことは明らかである。
えばインテル・マルチハス仕様書中に示された装置）の
ようにインクラフト信号を供給するためにプロセサ間を
導線で相互接続する必要がないことは明らかである。
そのためメモリ空間を割当てるだけで任意の数のプロセ
サを追加したり、削除したりすることが出来る。
サを追加したり、削除したりすることが出来る。
第３図に示すように、このシステムはメモリ空間をシス
テム全体をヘースとして割当て、インタラブドを処理す
るためにメモリ空間を（准保している。各々のプロセサ
はそのローカル・メモリ内に識別可能なＦＩＦＯアドレ
ス・ロケーションを有しており、この空間はすべてのプ
ロセサによってアクセス可能である。
テム全体をヘースとして割当て、インタラブドを処理す
るためにメモリ空間を（准保している。各々のプロセサ
はそのローカル・メモリ内に識別可能なＦＩＦＯアドレ
ス・ロケーションを有しており、この空間はすべてのプ
ロセサによってアクセス可能である。
このような構成の１つの利点はローカル・メモリが任意
の他のプロセサによってアドレス指定可能であり、例え
ば送信プロセサと固有な関係を有するローカル・メモリ
から情報を取り出すことが出来る点にある。このように
して送信プロセサはインタラブド・メツセージを送信す
るだめにシステム・メモリ・マツプ以外にターケラト・
プロセサに関して何も（１１） Ｎ知っている〃 必要がないことになる。この動作につ
いては以下で更に詳細に述べる。
の他のプロセサによってアドレス指定可能であり、例え
ば送信プロセサと固有な関係を有するローカル・メモリ
から情報を取り出すことが出来る点にある。このように
して送信プロセサはインタラブド・メツセージを送信す
るだめにシステム・メモリ・マツプ以外にターケラト・
プロセサに関して何も（１１） Ｎ知っている〃 必要がないことになる。この動作につ
いては以下で更に詳細に述べる。
第３図において、インクラブド情報は共有メモリ空間中
のロケーションＣ＋１からＤによって表わされている。
のロケーションＣ＋１からＤによって表わされている。
このようにして、システム・ハスによって１更用される
メモリ・マツブト・アドレシング法により任意のプロセ
サはそのローカル資源の１部まだは全部を他のシステム
・ハス・マスクと共有することが可能となる。１この方
法によりネットワーク全体にわたって一様な資源アドレ
シングを提供することが可能となる。何故ならばプロセ
サは遠隔地にある資源をローカル・メモリをアドレス指
定するのと同じ様にアドレス指定することが出来るから
である。
メモリ・マツブト・アドレシング法により任意のプロセ
サはそのローカル資源の１部まだは全部を他のシステム
・ハス・マスクと共有することが可能となる。１この方
法によりネットワーク全体にわたって一様な資源アドレ
シングを提供することが可能となる。何故ならばプロセ
サは遠隔地にある資源をローカル・メモリをアドレス指
定するのと同じ様にアドレス指定することが出来るから
である。
第１および３図に示すように、各々のプロセサと関連す
るＦ’ＩＦＯインタラブド・キュー１２はそのプロセサ
の共有資源の１部であり、すべての他のプロセサにより
アクセス可能である。非同期ハードウェアおよびソフト
ウニ（１２） ア・インタラブドはシステム・ハス１０５を介し、これ
らＦＩＦＯの使用して伝送される。
るＦ’ＩＦＯインタラブド・キュー１２はそのプロセサ
の共有資源の１部であり、すべての他のプロセサにより
アクセス可能である。非同期ハードウェアおよびソフト
ウニ（１２） ア・インタラブドはシステム・ハス１０５を介し、これ
らＦＩＦＯの使用して伝送される。
インタラブド動作を行うため、ソース・プロセサはイン
タラブド・ベクトル（これはインタラブドの型を記述し
ている）を所望のターケラト・プロセサのＦＩＦＯイン
タラブド・キュー中に書き込む。とのベクトルは先にタ
ーケラト・プロセサに送信された他のインタラブド・ベ
クトルの後に待行列をつくる３、これらベクトルはＦＩ
ＦＯインタラブド・キューを通過し、１つずつ捷ず第１
にプロクラム・インクラブド・コントローラにより、そ
して第２にＦＩＦＯインタラブド・キューの出力の制御
ベクトルによって決行される仕方でターケラト・プロセ
サをインクラブドする。
タラブド・ベクトル（これはインタラブドの型を記述し
ている）を所望のターケラト・プロセサのＦＩＦＯイン
タラブド・キュー中に書き込む。とのベクトルは先にタ
ーケラト・プロセサに送信された他のインタラブド・ベ
クトルの後に待行列をつくる３、これらベクトルはＦＩ
ＦＯインタラブド・キューを通過し、１つずつ捷ず第１
にプロクラム・インクラブド・コントローラにより、そ
して第２にＦＩＦＯインタラブド・キューの出力の制御
ベクトルによって決行される仕方でターケラト・プロセ
サをインクラブドする。
システム・ハスの調停機構であるハス・インタフェース
１１．２１．３１．４１は複数１固のソースからのイン
クラブド・リクエストを直列状態に変換し、ＦＩＦＯイ
ンタラブド・キュー１２．２２．３２．４２はベンゾイ
ンク状態にあるベクトルにプロセサがサーヒスを提供出
来るようになるまで該ベクトルを、保持するのに必要な
バッファ機能を提供する３、谷々のＦＩＦＯインタラブ
ド・キューの深さと幅は設計時に選択出来るが、その深
さはシステム中の各プロセサが有しでいる未処理のイン
クラブドの数によって決定され、その幅はプロセサによ
ってサーヒスを受ける異なるインクラブドの型の数寸た
けシステム・ハス」二のインフォメーション・ビットの
数によって決定される。
１１．２１．３１．４１は複数１固のソースからのイン
クラブド・リクエストを直列状態に変換し、ＦＩＦＯイ
ンタラブド・キュー１２．２２．３２．４２はベンゾイ
ンク状態にあるベクトルにプロセサがサーヒスを提供出
来るようになるまで該ベクトルを、保持するのに必要な
バッファ機能を提供する３、谷々のＦＩＦＯインタラブ
ド・キューの深さと幅は設計時に選択出来るが、その深
さはシステム中の各プロセサが有しでいる未処理のイン
クラブドの数によって決定され、その幅はプロセサによ
ってサーヒスを受ける異なるインクラブドの型の数寸た
けシステム・ハス」二のインフォメーション・ビットの
数によって決定される。
このインクラブドの取扱い方法は特殊なハス・インタラ
ブド信号またはハス・サイクルを用いることなく利用可
能なシステム・ハス資源を利用するものである。ターケ
ラト・プロセサのインクラブド・キューが満杯であると
、ハス・エラーが生じ、ソースに対しインクラブドが伝
達されなかったことを知らせる。
ブド信号またはハス・サイクルを用いることなく利用可
能なシステム・ハス資源を利用するものである。ターケ
ラト・プロセサのインクラブド・キューが満杯であると
、ハス・エラーが生じ、ソースに対しインクラブドが伝
達されなかったことを知らせる。
円試行はソース・プロセサ中のソフトウェアによって実
行される。物理的な結線は不要のため、プロセサの追加
、削除は容易である。
行される。物理的な結線は不要のため、プロセサの追加
、削除は容易である。
便宜上プロセサ３０（第１図）がプロセサ２０をインク
ラブドする特定の例について詳細する。（第１図では破
線で示されている。）（１） プロセサ３０がハス１
０５を獲得する。
ラブドする特定の例について詳細する。（第１図では破
線で示されている。）（１） プロセサ３０がハス１
０５を獲得する。
（２） ソース・プロセサ３０が（インタラブド・ベ
クトルを表わす）ｎヒツトのテークをターチット・プロ
セサ２０のインタラブド・キューに伝達する。テークの
実際の転送はプロセサ３０の制御の下でメモリの書き込
みサイクルで実行される。
クトルを表わす）ｎヒツトのテークをターチット・プロ
セサ２０のインタラブド・キューに伝達する。テークの
実際の転送はプロセサ３０の制御の下でメモリの書き込
みサイクルで実行される。
（３） インタラブド・ベクトルがターゲット・プロ
セサ２０のＦＩＦＯインタラブド・キュー２２中に記憶
される。
セサ２０のＦＩＦＯインタラブド・キュー２２中に記憶
される。
（４） ６己・１意されたインクラブド・ベクトルは
インクラブド・キュー２２を通過し、その＄実を表わす
信号が出力レシスタが空でない（両正）ことを示す信号
を介してプロクラマフル・インタラブド・コントローラ
（ＰＩＣ） ２４に伝達される。
インクラブド・キュー２２を通過し、その＄実を表わす
信号が出力レシスタが空でない（両正）ことを示す信号
を介してプロクラマフル・インタラブド・コントローラ
（ＰＩＣ） ２４に伝達される。
（５）ＰＩＣはその予めブロクラムされたマスクと優先
度を使用してインクラブド信号を中火プロセサ・ユニッ
ト（ＣＰＵ）２５ＶＣ伝達する。
度を使用してインクラブド信号を中火プロセサ・ユニッ
ト（ＣＰＵ）２５ＶＣ伝達する。
（ｔｉ）ＣＰＵ２５はインクラブド１ぎ号の制御の十”
でインクラフ”ト・キュー２２からインクラブド・ベク
トルを読み出し、その・インクラブドに対しサーヒスを
提供する。
でインクラフ”ト・キュー２２からインクラブド・ベク
トルを読み出し、その・インクラブドに対しサーヒスを
提供する。
上述のステップ６の代替として、実際のインクラブド制
御情報を有する代りに、ＦＩ ＦＯインタラブド・キュ
ー中に含１れだベクトルが共有メモリ内の特定のロケー
ションを指すことが考えられる。この場合、送信プロセ
サは該送信プロセサと固有の関連を有する情報と関係し
たターゲット共有メモリ中のアドレス・ロケーションを
提供する。このロケーションは実際のインクラブドと関
係した情報を含んでいる。
御情報を有する代りに、ＦＩ ＦＯインタラブド・キュ
ー中に含１れだベクトルが共有メモリ内の特定のロケー
ションを指すことが考えられる。この場合、送信プロセ
サは該送信プロセサと固有の関連を有する情報と関係し
たターゲット共有メモリ中のアドレス・ロケーションを
提供する。このロケーションは実際のインクラブドと関
係した情報を含んでいる。
すへてのプロセサの共有メモリｉｔだインクラブド制御
メツセージの共通果合で構成され、ている。この場合、
送信プロセサは所望のインクラブドの型のアドレス・ロ
ケーションのみを送信すればよい。するとターゲット・
プロセサはＦ’ＩＦＯインタラブド・キュー中に提供さ
れた情報の制御の丁でローカル・メモリをアドレス指定
し、所定のアドレスに先に記憶された情報に従ってイン
クラブドを実行する。先に議論したように、」二連のこ
とが実行し得る理由はシステム全体がアドレス空間を共
有しており、従って所定のインクラブドに関し、同じベ
クトル（インタラブド・メツセージ）が任意のプロセサ
に伝達出来ることによる。
メツセージの共通果合で構成され、ている。この場合、
送信プロセサは所望のインクラブドの型のアドレス・ロ
ケーションのみを送信すればよい。するとターゲット・
プロセサはＦ’ＩＦＯインタラブド・キュー中に提供さ
れた情報の制御の丁でローカル・メモリをアドレス指定
し、所定のアドレスに先に記憶された情報に従ってイン
クラブドを実行する。先に議論したように、」二連のこ
とが実行し得る理由はシステム全体がアドレス空間を共
有しており、従って所定のインクラブドに関し、同じベ
クトル（インタラブド・メツセージ）が任意のプロセサ
に伝達出来ることによる。
上述のインタラブド装置を使用すると、ＣＰＵはインク
ラブド信号が処理を待っているかどうかを調べるために
フラグ・ヒツトをインタロケートするべく連続的に処理
時間を使用する必要がない。これは実際のインクラブド
信号はインタラブド・ベクトルが存在するときのみＦＩ
ＦＯインタラブド・キューを介してＣＰＵに加えられる
からである。メモリは共有されているので、単一サイク
ル期間中に送信されるより長いメツセージを送信するこ
とかり能である。これは送イδされたメツセージが、送
１６ブロセサから伝送されたならば１サイクル以上を必
要とするテークがローカルに記憶されているアドレスを
含んでいることによる。
ラブド信号が処理を待っているかどうかを調べるために
フラグ・ヒツトをインタロケートするべく連続的に処理
時間を使用する必要がない。これは実際のインクラブド
信号はインタラブド・ベクトルが存在するときのみＦＩ
ＦＯインタラブド・キューを介してＣＰＵに加えられる
からである。メモリは共有されているので、単一サイク
ル期間中に送信されるより長いメツセージを送信するこ
とかり能である。これは送イδされたメツセージが、送
１６ブロセサから伝送されたならば１サイクル以上を必
要とするテークがローカルに記憶されているアドレスを
含んでいることによる。
ＦＩＦＯインタラブド・キューは多くのプロセサからの
多くのインタラブド・メツセージを受信し記憶するキュ
ーとして作用する。典型例では本システムは各々の送信
プロセサからのインクラブドを１時にただ１つ取扱うよ
う作られており、それによって送信プロセサが同一のタ
ーゲット・プロセサに送信すべき後続のインクラブドを
取扱うことが可能となる。このようなシステムではＦＩ
ＦＯインタラブド・キューは各々の他のプロセサからの
１つのインクラブドを取扱うのに十分な＊さを有してい
さえすればよい１．シかし、ＰＩＦＯインタラブト・キ
ューを長くすることにより、同じプロセサからの複数個
のインクラットをも受は例けることがｉｉＪ能となる。
多くのインタラブド・メツセージを受信し記憶するキュ
ーとして作用する。典型例では本システムは各々の送信
プロセサからのインクラブドを１時にただ１つ取扱うよ
う作られており、それによって送信プロセサが同一のタ
ーゲット・プロセサに送信すべき後続のインクラブドを
取扱うことが可能となる。このようなシステムではＦＩ
ＦＯインタラブド・キューは各々の他のプロセサからの
１つのインクラブドを取扱うのに十分な＊さを有してい
さえすればよい１．シかし、ＰＩＦＯインタラブト・キ
ューを長くすることにより、同じプロセサからの複数個
のインクラットをも受は例けることがｉｉＪ能となる。
捷た例えばインクラブドの型、送信プロセサ等多数のフ
ァクタに応じてインクラブドに優先順位を付けることか
り能である。これは多数のＦＩＦＯレジスタをインクラ
ブド・メツセージによって特定の１つのレジスタに直接
アドレス指定するよう形成するかまたはストアト・ブロ
クラム制御を用いてインタラブドが到来したときにイン
クラブドをソーテイングすることにより実行できる。入
力ベクトルが特定のＦＩＦＯレジスタ中に一度記憶され
ると、ＦＩＦＯレジスタからの出力は同じ優先順位の装
置のＣＰＵに提供される。このような装置の内殻も簡単
なものは他のＦＩＦＯレジスタ中のベクトルを探す前に
１つのＦＩＦＯレジスタを空にすることにより実現され
る１、共有メモリとプロセサを・１史用してどのインタ
ラブドが次にサービスされるべきか全決定することも考
えられる。
ァクタに応じてインクラブドに優先順位を付けることか
り能である。これは多数のＦＩＦＯレジスタをインクラ
ブド・メツセージによって特定の１つのレジスタに直接
アドレス指定するよう形成するかまたはストアト・ブロ
クラム制御を用いてインタラブドが到来したときにイン
クラブドをソーテイングすることにより実行できる。入
力ベクトルが特定のＦＩＦＯレジスタ中に一度記憶され
ると、ＦＩＦＯレジスタからの出力は同じ優先順位の装
置のＣＰＵに提供される。このような装置の内殻も簡単
なものは他のＦＩＦＯレジスタ中のベクトルを探す前に
１つのＦＩＦＯレジスタを空にすることにより実現され
る１、共有メモリとプロセサを・１史用してどのインタ
ラブドが次にサービスされるべきか全決定することも考
えられる。
以」二述べたマルチプロセサ・インタラブド・システム
は結線されたローカル・ハス装置中で１史用されるもの
としだが、プロセサの相互接続に関しては実際的な制約
は存在せず、この相互接続はソース・プロセサがインタ
ラブド情報をターケラト・プロセサのインクラブド・キ
ューに向わせる能力さえあれば地理的に極めて離れてい
ても良い。
は結線されたローカル・ハス装置中で１史用されるもの
としだが、プロセサの相互接続に関しては実際的な制約
は存在せず、この相互接続はソース・プロセサがインタ
ラブド情報をターケラト・プロセサのインクラブド・キ
ューに向わせる能力さえあれば地理的に極めて離れてい
ても良い。
第１図は本発明に従うマルチプロセサ・システムのシス
テム全体図、第２図は第１図のシステム中に描かれたプ
ロセサ・モジュールの１つを拡大して示す図、第３図は
第１図のマルチプロセサ・システムのメモリ空間の配置
を示す図である。 〔主要部分の符号の説明〕 プロセサ １０．２０．３０．４０ＦＩＦＯメ
モリ １２．２２．３２．４２第１頁の続き ■発 明 者 マイケル・ロバート・ランドバーブ アメリカ合衆国０８８０７ニユージ ヤーシイ・サマーセット・ブリ ッジウォーター・ブリアン・ド ライプ４ 手続補正書（方式） ％式％ ｌ事件の表示昭和５７年 特許願第２１０７１６ 号２
発明の名称 マルチプロセサシステム ３ 補正をする者 事件との関係 特許出願人 ４代理人 （発送日：昭和５８年３月２９日） ６、補正の対象 「 図 面 」７ 補正の内
容 別紙のとおり ＩＧ アドレス ３５８
テム全体図、第２図は第１図のシステム中に描かれたプ
ロセサ・モジュールの１つを拡大して示す図、第３図は
第１図のマルチプロセサ・システムのメモリ空間の配置
を示す図である。 〔主要部分の符号の説明〕 プロセサ １０．２０．３０．４０ＦＩＦＯメ
モリ １２．２２．３２．４２第１頁の続き ■発 明 者 マイケル・ロバート・ランドバーブ アメリカ合衆国０８８０７ニユージ ヤーシイ・サマーセット・ブリ ッジウォーター・ブリアン・ド ライプ４ 手続補正書（方式） ％式％ ｌ事件の表示昭和５７年 特許願第２１０７１６ 号２
発明の名称 マルチプロセサシステム ３ 補正をする者 事件との関係 特許出願人 ４代理人 （発送日：昭和５８年３月２９日） ６、補正の対象 「 図 面 」７ 補正の内
容 別紙のとおり ＩＧ アドレス ３５８
Claims (1)
- 【特許請求の範囲】 １ マルチプロセサシステムの谷々のプロセサで使用さ
れるインクラブド装置であって、該装置は、ファースト
・イン・ファースト・アウト（ＦＩＦＯ）メモリを含み
、前記システムを介して受信されたインタラブド・ベク
トルのキューを作るように構成され１、 関連するプ
ロセサに各々の前記キューを成すベクトルに対するイン
タラブド信号を逐次提供するところの手段を、含むこと
を特徴とするインクラブド装置。 ２、特許請求の範囲第１項記載の装置において、谷々の
前記ベクトルは、他のテークが１１１６己フロセサ間で
通信されるのと同しような仕方で前記システム中で通信
されることケ特信とする装置３゜ ３、特許請求の範囲第２項記載の装置において、前記Ｆ
ＩＦＯメモリから提供されたベクトルは、ＡｉＪ記プロ
セサのタスクを制御するのに使用されることを特徴とす
る装置。 ４、 特許請求の範囲第２項記載の装置において、該装
置は、更に、前記すへてのプロセサによって共有されて
いるアドレス・ロケーションを有するメモリを含む手段
であってインクラブド・タスクと関連する情報を記憶す
る手段を含み、該手段は前記ＦＩＦＯメモリ中にキュー
を１戊しているベクトルによりアドレス指ボ可能なこと
を特徴とする装置。 ５、 マルチプロセサシステム は通信媒体を介してプロセサ間で通１ａされ、前記各々
のプロセサはインタフト装置をａ゛むこと全％徴とする
マルチプロセサ・システム。 ６ マルチプロセサ・システムのプロセサ間のインクラ
ブドを制御するラフ法において、情報は通信媒体を介し
てプロセサ間で曲倍され、前記方法は前記送信プロセサ
のインタラブト・ベクトルを送信プロセサからターケラ
ト・プロセサに前記通信媒体を介して通信し、前記イン
タラブド・ベクトルを前記ターケラト・プロセサのファ
ースト・イン−ファースト・アウト（ＦＩＦＯ）メモリ
中に記憶させ、前記各々のキューを成すインタラブド・
ベクトルに対するインタラブド信号を前記ターケラト・
プロセサに逐次提供するステップより成ることを特徴と
する方法。 ７、特許請求の範囲第６項記載の方法において更に前記
ローカル・プロセサの制御の丁で前記各々のインタラブ
ド信号と関連する前記ＦＩＦＯメモリ中に記憶されたイ
ンタラブド・ベクトルを前記ＦＩＦＯメモリから読み出
すステップを含むことを特徴とする方法。 ８、特許請求の範囲第６項記載の方法において、前記通
信を行うステップは前記通信媒体における衝突を解決す
るステップを含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/326,908 US4604500A (en) | 1981-12-02 | 1981-12-02 | Multiprocessing interrupt arrangement |
| US326908 | 1989-03-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58149557A true JPS58149557A (ja) | 1983-09-05 |
Family
ID=23274259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210713A Pending JPS58149557A (ja) | 1981-12-02 | 1982-12-02 | マルチプロセサシステム |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US4604500A (ja) |
| JP (1) | JPS58149557A (ja) |
| AU (1) | AU559645B2 (ja) |
| BE (1) | BE895188A (ja) |
| CA (1) | CA1186802A (ja) |
| DE (1) | DE3243830C2 (ja) |
| ES (2) | ES517861A0 (ja) |
| FR (1) | FR2517442B1 (ja) |
| GB (1) | GB2110442B (ja) |
| IE (1) | IE54282B1 (ja) |
| IT (1) | IT1154388B (ja) |
| NL (1) | NL192228C (ja) |
| SE (1) | SE8206640L (ja) |
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| JPS63186360A (ja) * | 1987-01-29 | 1988-08-01 | Matsushita Graphic Commun Syst Inc | マルチｃｐｕ装置 |
| JPH01151350U (ja) * | 1988-04-08 | 1989-10-19 |
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- 1982-11-29 CA CA000416598A patent/CA1186802A/en not_active Expired
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- 1982-12-01 NL NL8204670A patent/NL192228C/nl not_active IP Right Cessation
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- 1983-11-08 ES ES527124A patent/ES527124A0/es active Granted
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