JPS58150338A - 位相合成ダイバ−シテイ用位相差検出方式 - Google Patents
位相合成ダイバ−シテイ用位相差検出方式Info
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- JPS58150338A JPS58150338A JP57031714A JP3171482A JPS58150338A JP S58150338 A JPS58150338 A JP S58150338A JP 57031714 A JP57031714 A JP 57031714A JP 3171482 A JP3171482 A JP 3171482A JP S58150338 A JPS58150338 A JP S58150338A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/02—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas
- H04B7/04—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas
- H04B7/08—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station
- H04B7/0837—Diversity systems; Multi-antenna system, i.e. transmission or reception using multiple antennas using two or more spaced independent antennas at the receiving station using pre-detection combining
- H04B7/084—Equal gain combining, only phase adjustments
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Radio Transmission System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、フェーディングのはげしい無線伝搬路におい
て、伝送信号の品質を向上するために用いるプレディテ
クシ曹ン合成ダイパーシティにおいて、ダイパーシティ
ブランチ間の位相制御をするための、ブランチ間の搬送
波位相差を検出する回路方式に関するものである。
て、伝送信号の品質を向上するために用いるプレディテ
クシ曹ン合成ダイパーシティにおいて、ダイパーシティ
ブランチ間の位相制御をするための、ブランチ間の搬送
波位相差を検出する回路方式に関するものである。
従来この種の装置で杜、合成する前の一方のブランチ信
号に、浅く振幅変調をあるいは、位相変調（センシング
変調）をかけて合成し、合成前の搬送波間に位相差があ
れば、合成波に変調信号と同一の周波数の位相変動成分
あるいは振幅変動成分が現われ、しかも、その位相はセ
ンシング変調をかけられた信号が他方よシ連れていれば
、変調信号と同相を−んでいれば逆相になる性質を利用
し、その合成波に現われる変動成分を検出し、位相制御
信号とする方法が採られていた。この方式では位相差の
検出を合成波から行なう点は優れているが、受信信号に
ＲＦ帯あるいはＩＦ帯で変調するための回路および、そ
の検出回路が必要であるに−かシでなく、センシング変
調による情報信号の歪の発生が避けられないうえ、セン
シング変調およびセンシング信号の検出、その検波には
アナログ回路を用いておシ、小形・簡易化に向かない構
造となっている。
号に、浅く振幅変調をあるいは、位相変調（センシング
変調）をかけて合成し、合成前の搬送波間に位相差があ
れば、合成波に変調信号と同一の周波数の位相変動成分
あるいは振幅変動成分が現われ、しかも、その位相はセ
ンシング変調をかけられた信号が他方よシ連れていれば
、変調信号と同相を−んでいれば逆相になる性質を利用
し、その合成波に現われる変動成分を検出し、位相制御
信号とする方法が採られていた。この方式では位相差の
検出を合成波から行なう点は優れているが、受信信号に
ＲＦ帯あるいはＩＦ帯で変調するための回路および、そ
の検出回路が必要であるに−かシでなく、センシング変
調による情報信号の歪の発生が避けられないうえ、セン
シング変調およびセンシング信号の検出、その検波には
アナログ回路を用いておシ、小形・簡易化に向かない構
造となっている。
本発明はこれらの欠点を除去するため、増幅回路以外は
総てデジタル素子を用いて、簡単に、しかもセンシング
変調のように特別に検出用の信号を用いないで、直接、
搬送波の位相差の検出を行なうことを目的とするもので
ある。
総てデジタル素子を用いて、簡単に、しかもセンシング
変調のように特別に検出用の信号を用いないで、直接、
搬送波の位相差の検出を行なうことを目的とするもので
ある。
以下図面によって詳細に説明する。
第１図は特許請求の範囲第（１）項記載の発明の実施例
であって、ｌおよび２はダイパーシティ受信における各
ブランチ、３はブランチ１からの入力信号、４は非常に
大きな利得を持つ高利得増幅器、５はす（％ツター回路
あるいは２値識別回路で、通常のデジタルＩＣにおける
バッファ形素子であれば良い。６はリミッタ−回路５の
出力信号で、７は他方のブランチ２からの入力信号、８
は高利得増幅器４と同様の高利得増幅器、９はυ′ミツ
ター回路、１０はその出力信号である。１１は排他的論
理和回路、１２はその出力信号、１３は遅延素子、１４
はその出力信号、１５は遅延素子、１６はその出力信号
である。１７はクロックドフリップフロップ、１８はそ
の出力信号、１９はり四ツクドアリップフロップ、加は
その出力信号である。
であって、ｌおよび２はダイパーシティ受信における各
ブランチ、３はブランチ１からの入力信号、４は非常に
大きな利得を持つ高利得増幅器、５はす（％ツター回路
あるいは２値識別回路で、通常のデジタルＩＣにおける
バッファ形素子であれば良い。６はリミッタ−回路５の
出力信号で、７は他方のブランチ２からの入力信号、８
は高利得増幅器４と同様の高利得増幅器、９はυ′ミツ
ター回路、１０はその出力信号である。１１は排他的論
理和回路、１２はその出力信号、１３は遅延素子、１４
はその出力信号、１５は遅延素子、１６はその出力信号
である。１７はクロックドフリップフロップ、１８はそ
の出力信号、１９はり四ツクドアリップフロップ、加は
その出力信号である。
館２図は第１図の各点における信号の波形を示す。２１
はブランチ１からの入力信号波形、ｎ線入力信号波形２
１が高利得増幅器４で増幅されたのちり之ツター回路５
でリミットされた波形、２３はブランチ２からの入力信
号波形である。２４は入力信号波形２３が高利得増幅器
８で増幅された後リミッタ−回路９でリミットされた波
形、２５ｔ１２つのダイパーシティブランチからの入力
信号３と７との位相差（Δψ）で、これを検出して、さ
らに位相の進み遅れ信号を発生しようとするものである
。２６は排他的論理和回路１１の出力波形、ｎは前記出
力波形２６の時間軸を拡大した波形である。詔は遅延素
子１３の出力信号１４を前記出力波形２６と同様、時間
軸を拡大して描いた波形、器は遅延素子１３．１５の遅
延量（Δτ）、３０は遅延素子１５の出力信号１６の時
間軸を拡大して描い友波形である。３１はクロックド７
リツプフロツプ１７の出力波形、３２はクロックドフリ
ップフロップ１９の出方波形である。
はブランチ１からの入力信号波形、ｎ線入力信号波形２
１が高利得増幅器４で増幅されたのちり之ツター回路５
でリミットされた波形、２３はブランチ２からの入力信
号波形である。２４は入力信号波形２３が高利得増幅器
８で増幅された後リミッタ−回路９でリミットされた波
形、２５ｔ１２つのダイパーシティブランチからの入力
信号３と７との位相差（Δψ）で、これを検出して、さ
らに位相の進み遅れ信号を発生しようとするものである
。２６は排他的論理和回路１１の出力波形、ｎは前記出
力波形２６の時間軸を拡大した波形である。詔は遅延素
子１３の出力信号１４を前記出力波形２６と同様、時間
軸を拡大して描いた波形、器は遅延素子１３．１５の遅
延量（Δτ）、３０は遅延素子１５の出力信号１６の時
間軸を拡大して描い友波形である。３１はクロックド７
リツプフロツプ１７の出力波形、３２はクロックドフリ
ップフロップ１９の出方波形である。
次に本発明の詳細な説明する。
ブランチ１から入ってきた搬送波信号は変調された搬送
波信号であるが、第２図の入力信号波形２１のように正
弦波に近い波形と々っている。
波信号であるが、第２図の入力信号波形２１のように正
弦波に近い波形と々っている。
この信号が高利得増幅器４で十分に増幅され、リミッタ
−回路５を通されると第２図の波形ｎのような矩形波に
なる。リミッタ−回路は前述したようにデジタ／Ｌ’Ｉ
Ｃの通常のバッファ形素子でも良いが、現在広く市販さ
れているシュミット回路形のバッファ素子を用い、立上
シ、立下シ時間を急峻にすると良い。ブランチ２からの
入力信号７は、今、入力信号３を基準として考えると、
周波数は同一であるが第２図の入力信号波形詔の実線、
破線および一点鎖線で示したようにレベルは様々に変化
しておシ、さらに位相がΔψだけ異なっている。
−回路５を通されると第２図の波形ｎのような矩形波に
なる。リミッタ−回路は前述したようにデジタ／Ｌ’Ｉ
Ｃの通常のバッファ形素子でも良いが、現在広く市販さ
れているシュミット回路形のバッファ素子を用い、立上
シ、立下シ時間を急峻にすると良い。ブランチ２からの
入力信号７は、今、入力信号３を基準として考えると、
周波数は同一であるが第２図の入力信号波形詔の実線、
破線および一点鎖線で示したようにレベルは様々に変化
しておシ、さらに位相がΔψだけ異なっている。
この信号が高利得増幅器８およびリミッタ−回路９を通
過すると、ブランチ１の系列におけると同様、波形別で
示す矩形波に変換される。
過すると、ブランチ１の系列におけると同様、波形別で
示す矩形波に変換される。
ここでブランチ１の系列の波形ｎとブランチ２の系列の
波形為とは、レベル、＜シ返し周波数が同じで、位相が
Δψたけ異なる。そして波形２２の信号と波形２４の信
号とが排他的論理和回路１１に印、加されると、出力信
号１２の波形は第２図の出力波形２６および波形４に示
すように両ブランチの位相差２５（Δψ）の部分だけが
論理正となる波形になる。
波形為とは、レベル、＜シ返し周波数が同じで、位相が
Δψたけ異なる。そして波形２２の信号と波形２４の信
号とが排他的論理和回路１１に印、加されると、出力信
号１２の波形は第２図の出力波形２６および波形４に示
すように両ブランチの位相差２５（Δψ）の部分だけが
論理正となる波形になる。
この出力信号１２をクロックド７リツプ７０ツブ１７お
よび１９のデータ入力端子に入力し、遅延素子１３を通
過した出力信号１４（第２図の波形詔）をクロックドフ
リップ７０ツブ１７のクロック入力端子に入力する。同
じく遅延素子１５を通過した出力信号１６（第２図の波
形（資））をクロックドフリップフロップ１９のクロッ
ク入力端子に入力する。こζで遅延素子１３および１５
の遅延量器（Δτ）はクロックド７リツプフロツプ１７
および１９のセットアツプ時間よりわずかに長くする。
よび１９のデータ入力端子に入力し、遅延素子１３を通
過した出力信号１４（第２図の波形詔）をクロックドフ
リップ７０ツブ１７のクロック入力端子に入力する。同
じく遅延素子１５を通過した出力信号１６（第２図の波
形（資））をクロックドフリップフロップ１９のクロッ
ク入力端子に入力する。こζで遅延素子１３および１５
の遅延量器（Δτ）はクロックド７リツプフロツプ１７
および１９のセットアツプ時間よりわずかに長くする。
通常、ＴＴＬでは、このセットアツプ時間は２０ｎｓ以
下である。また’１’ＴＬにおけるインバータ形バッフ
ァ素子の伝搬遅延時間は数ｎｓ〜ｌＯ数ｎｓであるから
、この素子を数個直列に接続して遅延素子１３および１
５として用いることができる。り四ツクドフリップフｐ
ツブ１７の出力信号１８の波形は第２図の波形ｎが、り
ｐツクとする信号の波形あの立ち上がりで参照されるこ
とになシ、第２図の出力波形３１で示すように、論理正
の信号となる。一方、クロックドフリップ７０ツブ１９
の出力信号加の波形は波形ｎが、りｐツクとする波形（
資）の立ち上がシで参照されることになり、第２図の出
力波形３２で示すように、論理負の信号となる。
下である。また’１’ＴＬにおけるインバータ形バッフ
ァ素子の伝搬遅延時間は数ｎｓ〜ｌＯ数ｎｓであるから
、この素子を数個直列に接続して遅延素子１３および１
５として用いることができる。り四ツクドフリップフｐ
ツブ１７の出力信号１８の波形は第２図の波形ｎが、り
ｐツクとする信号の波形あの立ち上がりで参照されるこ
とになシ、第２図の出力波形３１で示すように、論理正
の信号となる。一方、クロックドフリップ７０ツブ１９
の出力信号加の波形は波形ｎが、りｐツクとする波形（
資）の立ち上がシで参照されることになり、第２図の出
力波形３２で示すように、論理負の信号となる。
したがって、位相が進んでいるブランチの系列のりｑツ
クドアリップ７０ツブの出力信号は論理正、遅れている
方のブランチの系列の出力信号は論理負となるので、こ
れらの信号を位相制御信号として用いることができる。
クドアリップ７０ツブの出力信号は論理正、遅れている
方のブランチの系列の出力信号は論理負となるので、こ
れらの信号を位相制御信号として用いることができる。
さて、ここでダイパーシティブランチ間の位相差筋が非
常に小さくなり、クロックドフリップ７０ツブ１７．１
９０セットアツプ時間程度になると、クロックドフリッ
プフロップ１７と１９は位相差を正しく検出せず、両者
の出力信号１８および加がともに論理正あるいは論理負
になる場合が起シ得る。このような場合には、両ブラン
チ１．２間の位相差が小さいので位相制御をしなくても
良いが、しない場合には、位相制御のための移相器の回
転が一方向に行なわれ、両者の位相差がり誼ツクドアリ
ップ７０ツブ１７および１９０セットアツプ時間に和尚
する位相差以上に大きくなるまで拡大される。すると、
りｐツクド°フリツプフ關ツブ１７および１９は正しい
検出動作を行い、位相制御が正しい方向、即ち、今まで
と逆方向に移相器を回転させ位相差を小さくする方向に
働く。両ブランチ１．２間の位相差が小さい場合には、
このような動作を禁止すゐ回路を用いると良い。
常に小さくなり、クロックドフリップ７０ツブ１７．１
９０セットアツプ時間程度になると、クロックドフリッ
プフロップ１７と１９は位相差を正しく検出せず、両者
の出力信号１８および加がともに論理正あるいは論理負
になる場合が起シ得る。このような場合には、両ブラン
チ１．２間の位相差が小さいので位相制御をしなくても
良いが、しない場合には、位相制御のための移相器の回
転が一方向に行なわれ、両者の位相差がり誼ツクドアリ
ップ７０ツブ１７および１９０セットアツプ時間に和尚
する位相差以上に大きくなるまで拡大される。すると、
りｐツクド°フリツプフ關ツブ１７および１９は正しい
検出動作を行い、位相制御が正しい方向、即ち、今まで
と逆方向に移相器を回転させ位相差を小さくする方向に
働く。両ブランチ１．２間の位相差が小さい場合には、
このような動作を禁止すゐ回路を用いると良い。
第３図は特許請求の範囲第（２）項の実施例に用いる回
路で、羽は出力信号１８に対するインバータ回路、３４
社論理積回路、３５はその出力信号である。同様に菖は
出力信号加に対するインバータ回路、３７は論理積回路
、羽はその出力信号である。出力信号部、羽を入力とす
る論理和回路３９の出力信号が栃である。
路で、羽は出力信号１８に対するインバータ回路、３４
社論理積回路、３５はその出力信号である。同様に菖は
出力信号加に対するインバータ回路、３７は論理積回路
、羽はその出力信号である。出力信号部、羽を入力とす
る論理和回路３９の出力信号が栃である。
この回路の動作は次の通りである◇
いま第１図におけるクロックドフリップフロップ１７と
１９の出力信号１８と２０をそれぞれＸｌとＸｓで表す
。
１９の出力信号１８と２０をそれぞれＸｌとＸｓで表す
。
論理積回路腕への入力信号はＸｌおよびＸｓであるから
、その出力信号部はＸ工・Ｘ雪となシ一方論理積回路３
７の出力信号３８ ｕ Ｘ ＊ −Ｘ ｓとなる仁とれ
明らかである。したがって、論理和回路３９の出力信号
荀は Ｘｓ・Ｘ＠ ＋Ｘ１＠ＸＩ となる。
、その出力信号部はＸ工・Ｘ雪となシ一方論理積回路３
７の出力信号３８ ｕ Ｘ ＊ −Ｘ ｓとなる仁とれ
明らかである。したがって、論理和回路３９の出力信号
荀は Ｘｓ・Ｘ＠ ＋Ｘ１＠ＸＩ となる。
この真理値は第１表のようになる。
第 １ 表
上の表で示したように、ブランチ１．２関の位相差を検
出するり四ツクドフリップフロップ１７と１９が、誤っ
て同時に進み位相を表す論理正ｊｌ＃１あるいは同時に
遅れ位相を表す論理負ｌＯｇを出力した場合には、第３
図で示す回路の出力信号伯を用いて移相器の動作を禁止
し、不要な制御動作を停止することができる。
出するり四ツクドフリップフロップ１７と１９が、誤っ
て同時に進み位相を表す論理正ｊｌ＃１あるいは同時に
遅れ位相を表す論理負ｌＯｇを出力した場合には、第３
図で示す回路の出力信号伯を用いて移相器の動作を禁止
し、不要な制御動作を停止することができる。
このような回路動作は、一般にクロックドフリップフロ
ップ１７の出力信号１８とクロックド７リツプフロツプ
１９の出力信号加の排他的論理和をとシ、その否定をと
る回路（イクスクルーシプノア回路）を用いることによ
り達成される。
ップ１７の出力信号１８とクロックド７リツプフロツプ
１９の出力信号加の排他的論理和をとシ、その否定をと
る回路（イクスクルーシプノア回路）を用いることによ
り達成される。
このような回路を付加することによシブランチ間の位相
差が小さい場合に位相差検出回路が無駄な動作を行わな
いようにすることができる。
差が小さい場合に位相差検出回路が無駄な動作を行わな
いようにすることができる。
以上説明したように、本位和合成ダイパーシティ用位相
差検出方式社直接、搬送波の位相を比較するので、セン
シング法のように外部に位相制御のための変調器を用い
る必要がないだけでなく、そのため伝送信号に悪い影響
を与えることがない利点を有する。さらに、増幅器以外
は総てデジタル素子を用いているので、小形化や無調整
化に適している。
差検出方式社直接、搬送波の位相を比較するので、セン
シング法のように外部に位相制御のための変調器を用い
る必要がないだけでなく、そのため伝送信号に悪い影響
を与えることがない利点を有する。さらに、増幅器以外
は総てデジタル素子を用いているので、小形化や無調整
化に適している。
第１図線本発明の特許請求の範囲！ （１）項の実施例
の構成を示す図、第２図は第１図の各部における波形を
示す図、第３図は本発明の特許請求の範囲第（２） ＊
の実施例に用いる回路例を示す図である。 １．２・・・・・・ダイパーシティ受信におけるブラン
チ、３・・・・・・ブランチ１からの入力信号、４・・
・・・・高利得増幅器、５・・・・・・リミッタ−回路
、６・・・・・・リミッタ−回路５の出力信号、７・・
・・・・ブランチ２からの入力信号、８・・・・・・高
利得増幅器９・・・・・・リミッタ−回ｊｌ＆、１０−
−−−−−リミッタ−回路９の出力信号、１１・・・・
・・排他的論理和回路、１２・・・・・・排他的論理和
回路１１の出力信号、１３・・・・・・遅延素子、１４
・・・・・・遅延素子１３の出力信号、１５・・・・・
・遅延素子、１６・・・・・・遅延素子１５の出力信号
、１７・・・・・・り四ツクドフリップフロツプ、１８
・・・・・・クロックドフリップフロップ１７の出力信
号、１９・・・・・・クロックドフリップフロップ ２
０ ｍ＊ｅ＊＊ａクロックドフリップ７ｐツブ１９の出
力信号、２１・・・・・・ブランチ１からの入力信号波
形、２２・・・・・・リミッタ−回路５の出力信号波形
、２３・・・・・・ブランチ２から？入力信号波形、腕
・・・・・・リミッタ−回路９の出力信号波形、郷・・
・・・・ブランチ１，２からの入力信号の位相差、２６
・・・・・・排他的論理和回路１１の出力波形、ｎ・・
・・・・排他的論理和回路１１の出力波形２６の拡大図
、四・・・・・・遅延素子１３の出力波形、９・・・・
・・遅延素子１３．１５の遅延量、（資）・・・・・・
遅延素子１５の出力波形、３１・・・・・・クロックド
７リツプフロツプ１７の出力波形、３２・・・・・・り
ｐツクドフリップ７ａツブ１９の出力波形、羽・・・・
・・インバータ回路、あ・・・・・・論理積回路、お・
・・・・・論理積回路あの出力信号、３６・・・・・・
インバータ回路、３７・・・・・・論理積回路、襲・・
・・・・論理積回路３７の出力信号、３９・・・・・・
論理和回路、切・・・・・・論理和回路３９の出力信号 代理人 弁理士 本 間 崇第 ／ 図
の構成を示す図、第２図は第１図の各部における波形を
示す図、第３図は本発明の特許請求の範囲第（２） ＊
の実施例に用いる回路例を示す図である。 １．２・・・・・・ダイパーシティ受信におけるブラン
チ、３・・・・・・ブランチ１からの入力信号、４・・
・・・・高利得増幅器、５・・・・・・リミッタ−回路
、６・・・・・・リミッタ−回路５の出力信号、７・・
・・・・ブランチ２からの入力信号、８・・・・・・高
利得増幅器９・・・・・・リミッタ−回ｊｌ＆、１０−
−−−−−リミッタ−回路９の出力信号、１１・・・・
・・排他的論理和回路、１２・・・・・・排他的論理和
回路１１の出力信号、１３・・・・・・遅延素子、１４
・・・・・・遅延素子１３の出力信号、１５・・・・・
・遅延素子、１６・・・・・・遅延素子１５の出力信号
、１７・・・・・・り四ツクドフリップフロツプ、１８
・・・・・・クロックドフリップフロップ１７の出力信
号、１９・・・・・・クロックドフリップフロップ ２
０ ｍ＊ｅ＊＊ａクロックドフリップ７ｐツブ１９の出
力信号、２１・・・・・・ブランチ１からの入力信号波
形、２２・・・・・・リミッタ−回路５の出力信号波形
、２３・・・・・・ブランチ２から？入力信号波形、腕
・・・・・・リミッタ−回路９の出力信号波形、郷・・
・・・・ブランチ１，２からの入力信号の位相差、２６
・・・・・・排他的論理和回路１１の出力波形、ｎ・・
・・・・排他的論理和回路１１の出力波形２６の拡大図
、四・・・・・・遅延素子１３の出力波形、９・・・・
・・遅延素子１３．１５の遅延量、（資）・・・・・・
遅延素子１５の出力波形、３１・・・・・・クロックド
７リツプフロツプ１７の出力波形、３２・・・・・・り
ｐツクドフリップ７ａツブ１９の出力波形、羽・・・・
・・インバータ回路、あ・・・・・・論理積回路、お・
・・・・・論理積回路あの出力信号、３６・・・・・・
インバータ回路、３７・・・・・・論理積回路、襲・・
・・・・論理積回路３７の出力信号、３９・・・・・・
論理和回路、切・・・・・・論理和回路３９の出力信号 代理人 弁理士 本 間 崇第 ／ 図
Claims (2)
- （１）複数の受信アンテナを持ち、それらブランチの搬
送波の位相差を検出し、その位相差を零になるように調
整して合成する位相合成ダイパーシティ装置において、
各ブランチから入力した搬送波信号を矩形波に変換し、
その矩形波信号間の位相差を排他的論理和を用いて検出
して、その出力をクロックド７リツプフロツプの入力信
号とし、さらに前記各ブランチの矩形波信号な適幽に遅
延させた信号を当鋏フリップフロップのりｐツク信号と
して入力し、各ブランチの入力信号が他方のブランチの
入力信号に対して進み位相か、遅れ位相かの判定を行な
い、その判定出力を移相器の制御信号として用いること
を特徴とする位相合成ダイパーシティ用位相差検出方式
。 - （２）位相基準ブランチの７リツプ７０ツブ出力信号と
被制御ブランチの７リツプ７０ツブ出力信号が、同時に
論理正又は論理負になる時に、位相制御回路の動作を禁
止する信号を出力する回路を付加したことを特徴とする
特許請求の範囲第（１）項記載の位相合成ダイパーシテ
ィ用位相差検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031714A JPS58150338A (ja) | 1982-03-02 | 1982-03-02 | 位相合成ダイバ−シテイ用位相差検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031714A JPS58150338A (ja) | 1982-03-02 | 1982-03-02 | 位相合成ダイバ−シテイ用位相差検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58150338A true JPS58150338A (ja) | 1983-09-07 |
| JPS6343018B2 JPS6343018B2 (ja) | 1988-08-26 |
Family
ID=12338727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57031714A Granted JPS58150338A (ja) | 1982-03-02 | 1982-03-02 | 位相合成ダイバ−シテイ用位相差検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58150338A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990011656A1 (en) * | 1989-03-28 | 1990-10-04 | Nippon Telegraph And Telephone Corporation | Diversity receiving circuit |
| JPH02253727A (ja) * | 1989-03-28 | 1990-10-12 | Nippon Telegr & Teleph Corp <Ntt> | ダイバーシチ受信回路 |
-
1982
- 1982-03-02 JP JP57031714A patent/JPS58150338A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990011656A1 (en) * | 1989-03-28 | 1990-10-04 | Nippon Telegraph And Telephone Corporation | Diversity receiving circuit |
| JPH02253727A (ja) * | 1989-03-28 | 1990-10-12 | Nippon Telegr & Teleph Corp <Ntt> | ダイバーシチ受信回路 |
| US5203023A (en) * | 1989-03-28 | 1993-04-13 | Nippon Telegraph And Telephone Corporation | Phase likelihood comparison diversity receiver |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6343018B2 (ja) | 1988-08-26 |
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