JPS58155752A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58155752A JPS58155752A JP57038026A JP3802682A JPS58155752A JP S58155752 A JPS58155752 A JP S58155752A JP 57038026 A JP57038026 A JP 57038026A JP 3802682 A JP3802682 A JP 3802682A JP S58155752 A JPS58155752 A JP S58155752A
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- electrode
- capacitance
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置、咎にスタティックランタムア
クセスメモリ（以下、５−ＲＡＭと称する。）Ｋ＠する
ものである。
クセスメモリ（以下、５−ＲＡＭと称する。）Ｋ＠する
ものである。
５−ＲＡＭの微細パターン化が進行するに伴なって、素
子面積が減少し、メモリセルのノードに蓄えられる電荷
量が減少するため、パッケージから放射されるα線によ
るソフトエラー（蓄積電荷の中和、消滅に起因する誤動
作）が生じ易くなっている。即ち、記憶保持用のＭＩＳ
ＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒ
ａｎｓｉｓｔｏｒ ）と負荷抵抗とトランスミツシ■ン
グートとの接続点としてのドレイン領域に電荷を蓄積し
て情報を保持する際、微細パターン化によってドレイン
領域自体（換１すれば蓄積容量）が小さくなるから、そ
れだけ入射したαｌＩニより発生したキャリアが大きな
影替を与えるようになる。
子面積が減少し、メモリセルのノードに蓄えられる電荷
量が減少するため、パッケージから放射されるα線によ
るソフトエラー（蓄積電荷の中和、消滅に起因する誤動
作）が生じ易くなっている。即ち、記憶保持用のＭＩＳ
ＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒ
ａｎｓｉｓｔｏｒ ）と負荷抵抗とトランスミツシ■ン
グートとの接続点としてのドレイン領域に電荷を蓄積し
て情報を保持する際、微細パターン化によってドレイン
領域自体（換１すれば蓄積容量）が小さくなるから、そ
れだけ入射したαｌＩニより発生したキャリアが大きな
影替を与えるようになる。
本発明はこうした状況を打開すべ（なされたものであっ
て、電荷を蓄積するための不純物拡散領域と記憶保持用
トランジスタのゲートとの間に容量を付加し、これによ
って蓄積容量を増やし、セル面積を増大させずにα線等
によるソフトエラーＫｍいセル構造を形成している。
て、電荷を蓄積するための不純物拡散領域と記憶保持用
トランジスタのゲートとの間に容量を付加し、これによ
って蓄積容量を増やし、セル面積を増大させずにα線等
によるソフトエラーＫｍいセル構造を形成している。
以下、本発明の実施例を図面について詳細に説明する。
第１図には５−ＲＡＭのメモリセルが等倹約に示されて
いる。このセルにおいて、ＱＩ及びＱ！はＶ憶保持用の
ＭＩＳＦＥＴ％Ｒ１及びＲ７は各負荷抵抗、Ｑ、及びＱ
４はワード１ＩｉｌＷ及びデータ、１ｉｌＤ、Ｄに夫々
接続されたトランスミッシ曹ンゲート用のＭＩＳＦＥＴ
である。本ｓＪ！施例では、この回路において情報を蓄
積ＴるノードＡ、 Ｂを一端とし、もう一端を固定電
位（この場合はＧＮＤレベル）に接続した容量Ｌｌｐ
Ｃ１を挿入する。
いる。このセルにおいて、ＱＩ及びＱ！はＶ憶保持用の
ＭＩＳＦＥＴ％Ｒ１及びＲ７は各負荷抵抗、Ｑ、及びＱ
４はワード１ＩｉｌＷ及びデータ、１ｉｌＤ、Ｄに夫々
接続されたトランスミッシ曹ンゲート用のＭＩＳＦＥＴ
である。本ｓＪ！施例では、この回路において情報を蓄
積ＴるノードＡ、 Ｂを一端とし、もう一端を固定電
位（この場合はＧＮＤレベル）に接続した容量Ｌｌｐ
Ｃ１を挿入する。
第２図及び第３図には、上記メモリセルの配憶保持用Ｆ
ＥＴＱ、又はＱ２について本発明と関連する部分が王と
して示されている。これによれば、トランジスタＱ１又
はＱ、のソース又はドレイン愉域としてのＮ＋淑不純物
拡散領域１−２間に伸びる１Ｍ１ｆＪポリＳ１のゲート
電極３上にＣＶＤ（化学的気相成長法）によってＳ ｉ
Ｏ，膜４が形成され、このＳｊＵ、１ＩＩ４を挾んでそ
の上に２層目ポリＳｉ膜５が選択的に設けられている。
ＥＴＱ、又はＱ２について本発明と関連する部分が王と
して示されている。これによれば、トランジスタＱ１又
はＱ、のソース又はドレイン愉域としてのＮ＋淑不純物
拡散領域１−２間に伸びる１Ｍ１ｆＪポリＳ１のゲート
電極３上にＣＶＤ（化学的気相成長法）によってＳ ｉ
Ｏ，膜４が形成され、このＳｊＵ、１ＩＩ４を挾んでそ
の上に２層目ポリＳｉ膜５が選択的に設けられている。
このポリＳｉ膜５はゲート電極３の真上位置において同
ゲート電極３を榎いかくす如くに設けられている。そし
てボ１Ｊｓｉ膜５の一部はＳｉｎ、膜４の貫通孔を通し
て、ＧＮＤレベルに接続されている。この例ではＧＮＤ
レベルであるが、固定電位ならＧＮＤレベルでなくとも
よい。なお、図中の６はＰ型シリコン基板、７はフィー
ルドＳｉｎ、膜、８は層間絶縁膜（リンガラス膜）であ
る。
ゲート電極３を榎いかくす如くに設けられている。そし
てボ１Ｊｓｉ膜５の一部はＳｉｎ、膜４の貫通孔を通し
て、ＧＮＤレベルに接続されている。この例ではＧＮＤ
レベルであるが、固定電位ならＧＮＤレベルでなくとも
よい。なお、図中の６はＰ型シリコン基板、７はフィー
ルドＳｉｎ、膜、８は層間絶縁膜（リンガラス膜）であ
る。
このようなセル構造においては、ＦＥＴＱｌ又はＱ、の
ノードには、ゲート電極３との間にＳＩＯ！膜４をｎ１
１体とする容量Ｃ，，Ｃ，が挿入されたことＫなる。従
って、２層目ポリＳｉｊ［５を通じてＧＮＤ電圧又は電
源電圧ｖｃｃを供給すれば、両ポリＳｉ膜３及び５０オ
ーバーラツプした餉域が実効容量Ｃ１＃ Ｃ１として
、蓄積されるべき電荷の一部を蓄積する作用をなす。こ
の結果、ノードのＮ＋製型領域一基板６間の接合容量に
よる蓄積量に加えて上記ＣＩ ＋ ’ｃ、による蓄積量
が付加されるために、全体としての１トランジスタ当り
の蓄積量が増大する。この蓄積電荷量の増大により、既
述した如きα線の入射による蓄積電荷の消減量の影響が
大幅に減少し、ソフトエラーに対して強いセル構造とな
る〇 また、容量ＣＩ、Ｃ，はゲート電極３の真上位置に２層
目ボ１Ｊｓｉ５を１ねることＫよって形成されるために
、セルの素子面積自体（ひいてはチップ面積）は何ら増
えることはなく、高集積化の要求に伴なってセルが微細
パターン化しても、小セルサイズの１１蓄積容量を増や
てことができるという利点が得られる。
ノードには、ゲート電極３との間にＳＩＯ！膜４をｎ１
１体とする容量Ｃ，，Ｃ，が挿入されたことＫなる。従
って、２層目ポリＳｉｊ［５を通じてＧＮＤ電圧又は電
源電圧ｖｃｃを供給すれば、両ポリＳｉ膜３及び５０オ
ーバーラツプした餉域が実効容量Ｃ１＃ Ｃ１として
、蓄積されるべき電荷の一部を蓄積する作用をなす。こ
の結果、ノードのＮ＋製型領域一基板６間の接合容量に
よる蓄積量に加えて上記ＣＩ ＋ ’ｃ、による蓄積量
が付加されるために、全体としての１トランジスタ当り
の蓄積量が増大する。この蓄積電荷量の増大により、既
述した如きα線の入射による蓄積電荷の消減量の影響が
大幅に減少し、ソフトエラーに対して強いセル構造とな
る〇 また、容量ＣＩ、Ｃ，はゲート電極３の真上位置に２層
目ボ１Ｊｓｉ５を１ねることＫよって形成されるために
、セルの素子面積自体（ひいてはチップ面積）は何ら増
えることはなく、高集積化の要求に伴なってセルが微細
パターン化しても、小セルサイズの１１蓄積容量を増や
てことができるという利点が得られる。
第４図は別の例を示すものであって、ポリｓｉゲート３
０表１ｆＩに成長させた熱酸化ｊ［（ＳｉＯ，膜）１４
を上配谷雪Ｃ１，ｃ１の誘電体層として用いている。
０表１ｆＩに成長させた熱酸化ｊ［（ＳｉＯ，膜）１４
を上配谷雪Ｃ１，ｃ１の誘電体層として用いている。
この場合は、リンガラスｍ８の貫通孔を弁して５ｉＬＪ
Ｒ農１４とＮ＋ ｍ領域ｌとの関にアルミニウム１０を
選択的に付着させ、このアルミニウム配置１Ｙアースレ
ベルに電位を固定している。従って、第３図の場合と同
様に、ノードに蓄積容量を付加することができるから、
α層強度が大きく、信頼性の＾いセルとなる。
Ｒ農１４とＮ＋ ｍ領域ｌとの関にアルミニウム１０を
選択的に付着させ、このアルミニウム配置１Ｙアースレ
ベルに電位を固定している。従って、第３図の場合と同
様に、ノードに蓄積容量を付加することができるから、
α層強度が大きく、信頼性の＾いセルとなる。
以上、本発明を例下したが、上述の例は本発明の技術的
思想に基いて更に変形が可能アある。例えば、上述のゲ
ート電′會３に対するポリＳｉ膜５のパターンは種々変
更でき、両者を交差する如（［ヒイアウトしてもよい６
また、各部の材質やその形成方法も変爽してよく、更に
セルの構成菓子も上述したものに＠定されることはない
。筐た２層目ポリシリコンの電位は固定レベルであれば
光分であり、ＧＮＤレベルに限らない。但し、ＧＮＤレ
ベル以外の場合はトランジスタ、ソースと２層目ポリシ
リコンとを貫通孔を通して直接接続することは必要ない
。
思想に基いて更に変形が可能アある。例えば、上述のゲ
ート電′會３に対するポリＳｉ膜５のパターンは種々変
更でき、両者を交差する如（［ヒイアウトしてもよい６
また、各部の材質やその形成方法も変爽してよく、更に
セルの構成菓子も上述したものに＠定されることはない
。筐た２層目ポリシリコンの電位は固定レベルであれば
光分であり、ＧＮＤレベルに限らない。但し、ＧＮＤレ
ベル以外の場合はトランジスタ、ソースと２層目ポリシ
リコンとを貫通孔を通して直接接続することは必要ない
。
図面は本発明の実施例を示すものであって、第１図は５
−ＲＡＭのメモリセルの等価回路図、第２図は同セルの
配憶保持用トランジスタの平面図、第３図は第２図のＸ
−Ｘ＠断面図、第４図は別の例によるトランジスタの第
３図と同様の断面図である。 ｌ・・・ソース（Ｎ＋型不純物拡散領域）、２・・・ド
レイン（Ｎ＋型不純物拡散領域）、３・・・ゲート電極
、４，１４・・・Ｓｉｎ、膜、５・・・ポリＳｉ膜、１
０・・・アルミニウム配線。 代理人 升珊士 薄 １）利 禽”、”’−’ｔす゛
。
−ＲＡＭのメモリセルの等価回路図、第２図は同セルの
配憶保持用トランジスタの平面図、第３図は第２図のＸ
−Ｘ＠断面図、第４図は別の例によるトランジスタの第
３図と同様の断面図である。 ｌ・・・ソース（Ｎ＋型不純物拡散領域）、２・・・ド
レイン（Ｎ＋型不純物拡散領域）、３・・・ゲート電極
、４，１４・・・Ｓｉｎ、膜、５・・・ポリＳｉ膜、１
０・・・アルミニウム配線。 代理人 升珊士 薄 １）利 禽”、”’−’ｔす゛
。
Claims (1)
- １、ＭＩＳＦＥＴからなる記憶保持用のトランジスタの
不純物拡散領域に電荷を蓄積するようＫなされた半導体
記憶装置において、前記ゲート電極上に設けられた絶縁
膜を誘電体とする容量が餉記不純物拡散領域と前Ｖゲー
ト電極との間に接続されていることを４１１１とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038026A JPS58155752A (ja) | 1982-03-12 | 1982-03-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038026A JPS58155752A (ja) | 1982-03-12 | 1982-03-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58155752A true JPS58155752A (ja) | 1983-09-16 |
Family
ID=12514046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038026A Pending JPS58155752A (ja) | 1982-03-12 | 1982-03-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
| JPH02232896A (ja) * | 1989-03-06 | 1990-09-14 | Agency Of Ind Science & Technol | ガリウム砒素半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
-
1982
- 1982-03-12 JP JP57038026A patent/JPS58155752A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56107575A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Manufacture of semicondutor device |
| JPS56107574A (en) * | 1980-01-29 | 1981-08-26 | Nec Corp | Semiconductor memory storage device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923559A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS61128557A (ja) * | 1984-11-28 | 1986-06-16 | Hitachi Ltd | 半導体メモリ装置 |
| JPH02232896A (ja) * | 1989-03-06 | 1990-09-14 | Agency Of Ind Science & Technol | ガリウム砒素半導体記憶装置 |
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