JPS58156206A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPS58156206A JPS58156206A JP3874182A JP3874182A JPS58156206A JP S58156206 A JPS58156206 A JP S58156206A JP 3874182 A JP3874182 A JP 3874182A JP 3874182 A JP3874182 A JP 3874182A JP S58156206 A JPS58156206 A JP S58156206A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- control circuit
- gain control
- automatic gain
- integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は自動利得制御回路に関するものである。とくに
、可変利得増幅器と、可変利得増幅器の出力と基準レベ
ルとの差を示す第１の信号を発生する誤差検出回路と、
第１の信号を積分して第２の信号を発生し、第２の信号
によって可変利得増幅器の利得を制御する積分器を有す
るループフィルタとを含む自動利得制御回路に関するも
のである。
、可変利得増幅器と、可変利得増幅器の出力と基準レベ
ルとの差を示す第１の信号を発生する誤差検出回路と、
第１の信号を積分して第２の信号を発生し、第２の信号
によって可変利得増幅器の利得を制御する積分器を有す
るループフィルタとを含む自動利得制御回路に関するも
のである。
従来、このようなアナログ回路による自動利得制御回路
では、それに含まれる積分回路の時定数が一定の値に固
定されていた。したがってこの時定数よシ長い期間、な
んらかの理由により信号が存在しないと、可変利得増幅
器の利得が非常に大きな値に変動してしまう。これは次
のような場合にしばしば不都合を生じる。たとえば、こ
のような自動利得制御回路を通信回線の受信装置に使用
した場合、積分回路の時定数よシ長い入力信号の瞬断が
あると、自動利得制御回路の利得が非常に大きな値に変
動し、再び入力信号を受信した際に非常にレベルの高い
信号を出力してしまう。このような現象は半二重回線で
送信のために受信を一時中断する場合にも生ずる。２線
式半二重回線では、送信端で送信を開始す′るとその送
信端における受信器の自動利得制御回路に大きなレベル
の送信信号が受信されるため、自動利得制御回路の利得
が非常に低く設定されてしまう。また、ファクシミリ信
号などのデータ信号を受信して復調する復調装置では、
その復調器に含まれる自動等化器などの各装置を回線特
性に適合させるために、データ信号の送信に先立って、
たとえば国際電信電話諮問委員会（ＣＣＩＴＴ ）勧告
Ｖ、２７ ｂｉｓ／ｌｅｒおよびｖ、２９などに規定さ
れる所定のトレーニングシーケンスを受信する。自動利
得制御回路は、このトレーニングシーケンスに含まれる
最初のオータネ−ジョンに迅速に応動しなければならな
いが、オータネ−ジョンのあとに続く２値ランダムステ
ツプ及びそのあとのデータ信号の受信などの定常状態で
は、それらの信号に含まれる可能性のある瞬間的な雑音
には応動しないようにしなくてはならない。したがって
このような利得制御回路は、トレーニングシーケンスの
初期においては積分回路の時定数を短く設定して迅速に
応動するようにし、定常状態ではこの時定数を長く設定
して緩慢に動作させることが要求される。
では、それに含まれる積分回路の時定数が一定の値に固
定されていた。したがってこの時定数よシ長い期間、な
んらかの理由により信号が存在しないと、可変利得増幅
器の利得が非常に大きな値に変動してしまう。これは次
のような場合にしばしば不都合を生じる。たとえば、こ
のような自動利得制御回路を通信回線の受信装置に使用
した場合、積分回路の時定数よシ長い入力信号の瞬断が
あると、自動利得制御回路の利得が非常に大きな値に変
動し、再び入力信号を受信した際に非常にレベルの高い
信号を出力してしまう。このような現象は半二重回線で
送信のために受信を一時中断する場合にも生ずる。２線
式半二重回線では、送信端で送信を開始す′るとその送
信端における受信器の自動利得制御回路に大きなレベル
の送信信号が受信されるため、自動利得制御回路の利得
が非常に低く設定されてしまう。また、ファクシミリ信
号などのデータ信号を受信して復調する復調装置では、
その復調器に含まれる自動等化器などの各装置を回線特
性に適合させるために、データ信号の送信に先立って、
たとえば国際電信電話諮問委員会（ＣＣＩＴＴ ）勧告
Ｖ、２７ ｂｉｓ／ｌｅｒおよびｖ、２９などに規定さ
れる所定のトレーニングシーケンスを受信する。自動利
得制御回路は、このトレーニングシーケンスに含まれる
最初のオータネ−ジョンに迅速に応動しなければならな
いが、オータネ−ジョンのあとに続く２値ランダムステ
ツプ及びそのあとのデータ信号の受信などの定常状態で
は、それらの信号に含まれる可能性のある瞬間的な雑音
には応動しないようにしなくてはならない。したがって
このような利得制御回路は、トレーニングシーケンスの
初期においては積分回路の時定数を短く設定して迅速に
応動するようにし、定常状態ではこの時定数を長く設定
して緩慢に動作させることが要求される。
したがって本発明の目的は、このような従来技術の欠点
を解消し、積分回路の時定数が可変な自動利得制御回路
を提供することである。
を解消し、積分回路の時定数が可変な自動利得制御回路
を提供することである。
また本発明の他の目的は、利得を保持することができる
自動利得制御回路を提供することである。
自動利得制御回路を提供することである。
これらの目的は次のような本発明による自動利得制御回
路によって達成される。すなわち、この自動利得制御回
路は、第１の信号のレベルを一時的に記憶する記憶手段
と、誤差検出回路と積分器との間に介挿され、誤差検出
回路を記憶手段に接続する第１の状態と、゛積分器を記
憶手段に接続する第２の状態とを択一的にとる切換手段
とを含み、この切換手段は、第１および第２の状態の切
換えの周波数を可変とすることによって積分器の時定数
を可変とし、この切換えを停止することによって可変利
得増幅器の利得を保持するものである。
路によって達成される。すなわち、この自動利得制御回
路は、第１の信号のレベルを一時的に記憶する記憶手段
と、誤差検出回路と積分器との間に介挿され、誤差検出
回路を記憶手段に接続する第１の状態と、゛積分器を記
憶手段に接続する第２の状態とを択一的にとる切換手段
とを含み、この切換手段は、第１および第２の状態の切
換えの周波数を可変とすることによって積分器の時定数
を可変とし、この切換えを停止することによって可変利
得増幅器の利得を保持するものである。
このような記憶手段および切換手段はスイッチトキ、ヤ
パシタによって実現される。
パシタによって実現される。
次に添付図面を参照して本発明による自動利得制御回路
の実施例を説明する。
の実施例を説明する。
第１図は本発明による自動利得制御回路を例えばファク
シミリ信号などのライン信号を受信して復調する復調器
に適用した例を示すブロック図である。同図において、
この復調器は、通信回線からライン信号を受信する端子
１０に接続された帯域フィルタＢＰＦと、このフィルタ
ＢＰＦの出力１２に接続された自動利得制御回路ＡＧＣ
と、自動利得制御回路ＡＧＣの出力１４に一方の入力が
接続された乗算器ＭＬＴ １とを有する。
シミリ信号などのライン信号を受信して復調する復調器
に適用した例を示すブロック図である。同図において、
この復調器は、通信回線からライン信号を受信する端子
１０に接続された帯域フィルタＢＰＦと、このフィルタ
ＢＰＦの出力１２に接続された自動利得制御回路ＡＧＣ
と、自動利得制御回路ＡＧＣの出力１４に一方の入力が
接続された乗算器ＭＬＴ １とを有する。
この乗算器ＭＬＴ １の他方の入力１６には、発振器Ｏ
ＳＣが接続されておシ、乗算器ＭＬＴ １の出力ＩＳに
は低域フィルタＬＰＦが接続されている。
ＳＣが接続されておシ、乗算器ＭＬＴ １の出力ＩＳに
は低域フィルタＬＰＦが接続されている。
フィルタＬＰＦの出力２０には自動等化器ＡＡＥが接続
され、自動等化器ＡＡＥは等化されたデータ信号を発生
する出力端子２２を有する。
され、自動等化器ＡＡＥは等化されたデータ信号を発生
する出力端子２２を有する。
第１図に示す復調器の詳細は本発明の理解に直接関係な
いので省略する。通信回線を伝送されたライン信号はフ
ィルタＢＰＦによって不要な帯域中の雑音が除去され、
自動利得制御回路ＡＧＣによって一定のレベルの信号に
なる。この一定レベルの信号は発振器Ｏ８Ｃ、乗算器Ｍ
ＬＴ １および低域フィルタＬＰＦによって基底帯域の
信号に復調され、回線特性に自動的に適応する等化器Ａ
ＡＥによって等化され、等化されたアナログデータ信号
として端子２２に出力される。
いので省略する。通信回線を伝送されたライン信号はフ
ィルタＢＰＦによって不要な帯域中の雑音が除去され、
自動利得制御回路ＡＧＣによって一定のレベルの信号に
なる。この一定レベルの信号は発振器Ｏ８Ｃ、乗算器Ｍ
ＬＴ １および低域フィルタＬＰＦによって基底帯域の
信号に復調され、回線特性に自動的に適応する等化器Ａ
ＡＥによって等化され、等化されたアナログデータ信号
として端子２２に出力される。
ところでこのような復調器は、ファクシミリ信号などの
データ信号を最初に受信する場合、例えば国際電信電話
諮問委員会（ＣＣＩＴＴ ）勧告Ｖ、２７ ｂｉｇ／ｌ
ｅｒ及びｖ、２９などによって規定される所定のトレー
ニングシーケンスによって最適化される。周知のように
、このトレーニングシーケンスの最初はＯおよび１の符
号が交互に生起するオータネ−ジョンであるが、復調器
に含まれる自動利得制御回路ＡＧＣはこのオータネ−ジ
ョンの最初の符号に迅速に応動しなければならない。′
したがってこの場合自動利得制御回路ＡＧＣの応答時間
、すなわち時定数は短くする必要がある。またこのオー
タネ−ジョンのあとに続く２値ランダムステツプ以降は
、ライン信号に含まれる瞬間的な雑音に自動利得制御回
路ＡＧＣが応動しないようにその時定数は長くしなけれ
ばならない。これはトレーニングシーケンスのあとのデ
ータ信号の受信動作においても同じである。
データ信号を最初に受信する場合、例えば国際電信電話
諮問委員会（ＣＣＩＴＴ ）勧告Ｖ、２７ ｂｉｇ／ｌ
ｅｒ及びｖ、２９などによって規定される所定のトレー
ニングシーケンスによって最適化される。周知のように
、このトレーニングシーケンスの最初はＯおよび１の符
号が交互に生起するオータネ−ジョンであるが、復調器
に含まれる自動利得制御回路ＡＧＣはこのオータネ−ジ
ョンの最初の符号に迅速に応動しなければならない。′
したがってこの場合自動利得制御回路ＡＧＣの応答時間
、すなわち時定数は短くする必要がある。またこのオー
タネ−ジョンのあとに続く２値ランダムステツプ以降は
、ライン信号に含まれる瞬間的な雑音に自動利得制御回
路ＡＧＣが応動しないようにその時定数は長くしなけれ
ばならない。これはトレーニングシーケンスのあとのデ
ータ信号の受信動作においても同じである。
第１図に示す自動利得制御回路ＡＧＣはこのような要求
を満足する機能を有′シ、この詳細を第２図を参照して
説明する。
を満足する機能を有′シ、この詳細を第２図を参照して
説明する。
第２図は自動利得制御回路ＡＧＣの詳細を示す回路図で
あり、第１図に示すリード１２と１４の間に可変利得増
幅器ＶＧＡが接続されている。
あり、第１図に示すリード１２と１４の間に可変利得増
幅器ＶＧＡが接続されている。
リード１４には全波整流器ｍが接続されその出力１００
は抵抗ＲＡＩを介して演算増幅器ＯＰ２の反転入力（→
に接続されている。増幅器ＯＰ２の反転入力（−）には
抵抗ＲＡ２を介して基準電圧ＲＥＦが供給され、またコ
ンデンサＣＡ及び抵抗αＲＡを介してその増幅器の出力
１０２にも接続されている。抵抗ＲＡＩおよびＲＡ２は
値が等しく、また抵抗α鮎は抵抗ＲＡＮまたはＲＡ２の
抵抗値のα倍の値を有する。また増幅器ＯＰ２の非反転
入力（ト）は接地されている。これらの演算増幅器ＯＰ
２、抵抗ＲＡＷ、ＲＡ２およびαＲＡ 、ならびにコン
デンサＣＡからなる回路は、全波整流器ｍの出力１０Ｇ
における電圧Ｖ、と基準電圧ＲｇＦとの加算、およびル
ープ利得αの乗算をおこない、コンデンサＣＡは低域フ
ィルタとしても機能する。
は抵抗ＲＡＩを介して演算増幅器ＯＰ２の反転入力（→
に接続されている。増幅器ＯＰ２の反転入力（−）には
抵抗ＲＡ２を介して基準電圧ＲＥＦが供給され、またコ
ンデンサＣＡ及び抵抗αＲＡを介してその増幅器の出力
１０２にも接続されている。抵抗ＲＡＩおよびＲＡ２は
値が等しく、また抵抗α鮎は抵抗ＲＡＮまたはＲＡ２の
抵抗値のα倍の値を有する。また増幅器ＯＰ２の非反転
入力（ト）は接地されている。これらの演算増幅器ＯＰ
２、抵抗ＲＡＷ、ＲＡ２およびαＲＡ 、ならびにコン
デンサＣＡからなる回路は、全波整流器ｍの出力１０Ｇ
における電圧Ｖ、と基準電圧ＲｇＦとの加算、およびル
ープ利得αの乗算をおこない、コンデンサＣＡは低域フ
ィルタとしても機能する。
演算増幅器ｏｐｚの出力１０１！はアナログスイッチＳ
Ｗの一方の接点１０４に接続され、その他方の接点１０
６は演算増幅器のｏｐｉの反転入力←）に接続されてい
る。増−器ｏｐｉの反転入力←）はコンデンサＣを介し
てその出力ｌＯ８に接続され、出力１０８は可変利得増
幅器ＶＧＡの利得制御端子に接続されている〇 スイッチＳＷの端子１１０はコンデンサＣ８を介して接
地されている。これによってスイッチＳＷおよびコンデ
ンサＣ８は「スイッチトキャパシタ」を構成する。また
演算増幅器ｏｐｉ。
Ｗの一方の接点１０４に接続され、その他方の接点１０
６は演算増幅器のｏｐｉの反転入力←）に接続されてい
る。増−器ｏｐｉの反転入力←）はコンデンサＣを介し
てその出力ｌＯ８に接続され、出力１０８は可変利得増
幅器ＶＧＡの利得制御端子に接続されている〇 スイッチＳＷの端子１１０はコンデンサＣ８を介して接
地されている。これによってスイッチＳＷおよびコンデ
ンサＣ８は「スイッチトキャパシタ」を構成する。また
演算増幅器ｏｐｉ。
コンデンサＣおよびＣ８ならびにスイッチＳＷによって
積分器１１１を形成する。この積分器１１１はループフ
ィルタとして機能する。
積分器１１１を形成する。この積分器１１１はループフ
ィルタとして機能する。
スイッチＳＷの制御リード１１２は分周器ＤＩＶの出力
に接続され、この分周器ＤＩＶの一方の入力１１４には
ＡＮＤダート１１ｇの出力が接続され他方の入力１１８
には時定数制御信号ＴＣが供給される。ＡＮＤグー）１
１ｇの一方の入力１１０にはクロックｆｃが供給され、
他方の入力１２２にはインバータ１ａ４を介して保持信
号ＨＯＬＤが供給される。これらの保持信号ＨＯＬＤ。
に接続され、この分周器ＤＩＶの一方の入力１１４には
ＡＮＤダート１１ｇの出力が接続され他方の入力１１８
には時定数制御信号ＴＣが供給される。ＡＮＤグー）１
１ｇの一方の入力１１０にはクロックｆｃが供給され、
他方の入力１２２にはインバータ１ａ４を介して保持信
号ＨＯＬＤが供給される。これらの保持信号ＨＯＬＤ。
および時定数制御信号ＴＯなどの制御信号は図示せざる
トレーニングシーケンス制御装置より供給される。分周
回路ＤＩＶは入力１１４に供給されるクロックｆｃの周
波数を１／１１に分周して出力１１２に周波数ｆ８を出
力する回路であシ、この分周比ｎはリード１１８の時定
数制御信号ＴＣによって変えることができる。
トレーニングシーケンス制御装置より供給される。分周
回路ＤＩＶは入力１１４に供給されるクロックｆｃの周
波数を１／１１に分周して出力１１２に周波数ｆ８を出
力する回路であシ、この分周比ｎはリード１１８の時定
数制御信号ＴＣによって変えることができる。
アナログスイッチＳＷはリード１１２に供給される制御
信号ｆ８に応動して切換え動作をおこなう。すなわち、
スイッチＳＷの端子１１０に接続されたコンデンサＣ８
は、接点１０ｇを通して演算増幅器ＯＰＩの反転入力（
→に接続されたり、接点１０４を通して演算増幅器ＯＰ
２の出力１０２に接続されたりし、この動作を周波数ｆ
８でくり返す。したがって、このコンデンサＣ８の周波
数ｆ８での切換えによる等価抵抗ＲはＣ８＠ｆ８ となる。従って積分器１１１の時定数ＴはＣ Ｔ ＝ ＣＲ＝驚η７ となる。前述のようにリード１１２の切り換え周波数ｆ
８はクロックｆ、をｎ分周したものであるから、 ｆ８＝ｆｃ／ｎ であり、したがって積分器ｌｉｔの時定数Ｔはｎ Ｔ＝− Ｃ８＠ｆｃ となる。分局比ｎは時定数制御信号ＴＣによって可変で
あるから、積分器１１１の時定数Ｔは時定数制御信号Ｔ
Ｃによって変化させることができる。
信号ｆ８に応動して切換え動作をおこなう。すなわち、
スイッチＳＷの端子１１０に接続されたコンデンサＣ８
は、接点１０ｇを通して演算増幅器ＯＰＩの反転入力（
→に接続されたり、接点１０４を通して演算増幅器ＯＰ
２の出力１０２に接続されたりし、この動作を周波数ｆ
８でくり返す。したがって、このコンデンサＣ８の周波
数ｆ８での切換えによる等価抵抗ＲはＣ８＠ｆ８ となる。従って積分器１１１の時定数ＴはＣ Ｔ ＝ ＣＲ＝驚η７ となる。前述のようにリード１１２の切り換え周波数ｆ
８はクロックｆ、をｎ分周したものであるから、 ｆ８＝ｆｃ／ｎ であり、したがって積分器ｌｉｔの時定数Ｔはｎ Ｔ＝− Ｃ８＠ｆｃ となる。分局比ｎは時定数制御信号ＴＣによって可変で
あるから、積分器１１１の時定数Ｔは時定数制御信号Ｔ
Ｃによって変化させることができる。
動作を説明すると、全波整流器潟は、可変利得増幅器Ｖ
ＧＡの出力１４における出力電圧Ｖ。
ＧＡの出力１４における出力電圧Ｖ。
を全波整流してその負の半波Ｖ、をリード１００に出力
し、Ｖｏ＝ ｌ ＶＩ Ｉとなる。コンデンサＣＡは
前述のように低域フィルタとして機能し、この電圧■１
の交流成分をと夛除く作用をする。
し、Ｖｏ＝ ｌ ＶＩ Ｉとなる。コンデンサＣＡは
前述のように低域フィルタとして機能し、この電圧■１
の交流成分をと夛除く作用をする。
従ってＡＧＣループのループフィルタの一部として機能
する。演算増幅器ＯＰ２はリード１００の電圧と基準電
圧ＲＥＦとの加算をおこなってループ利得αを重じたも
のを出力１０２に電圧ｖ２として出力する。したがって
この回路は、リード１４の出力電圧Ｖ。の平均レベルと
基準電圧ＲＥＦとの差をとって、これにループ利得αを
重する信号レベル誤差検出および乗算の機能を有する。
する。演算増幅器ＯＰ２はリード１００の電圧と基準電
圧ＲＥＦとの加算をおこなってループ利得αを重じたも
のを出力１０２に電圧ｖ２として出力する。したがって
この回路は、リード１４の出力電圧Ｖ。の平均レベルと
基準電圧ＲＥＦとの差をとって、これにループ利得αを
重する信号レベル誤差検出および乗算の機能を有する。
リード１０２の電圧ｖ２は、リード１１２の周波数ｆ８
で決まる時定数Ｔを持つ積分器１１１によって積分され
、リードｌＯ８に増幅率制御信号■。とじて出力される
。加算利得増幅器ＶＧＡは、増幅率制御信号■。の電圧
が大きくなるとその利得が大きくなるように構成されて
いる。仮シに、利得増幅器ＶＧＡの利得が高すぎて出力
Ｖ。
で決まる時定数Ｔを持つ積分器１１１によって積分され
、リードｌＯ８に増幅率制御信号■。とじて出力される
。加算利得増幅器ＶＧＡは、増幅率制御信号■。の電圧
が大きくなるとその利得が大きくなるように構成されて
いる。仮シに、利得増幅器ＶＧＡの利得が高すぎて出力
Ｖ。
の平均レベルが基準レベルＲＥＦ’よシ大きいとすると
、演算増幅器ＯＰ２の出力電圧ｖ２が正となり、これが
積分器１１１によって積分される結果、増幅率制御信号
Ｖ。の電圧が次第に低下し、これによって可変利得増幅
器ＶＧＡの利得が次第に低下する。またこの逆の場合は
逆に動作し、増幅器ＶＧＡの利得が次第に上昇する。ｌ
、たがってこの自動利得制御回路ＡＧＣは、電圧Ｖ２が
０となるように、すなわち出力電圧■。の平均レベルが
基準レベルＲＥＦと等しくなるように、増幅器ＶＧＡの
利得が制御される。
、演算増幅器ＯＰ２の出力電圧ｖ２が正となり、これが
積分器１１１によって積分される結果、増幅率制御信号
Ｖ。の電圧が次第に低下し、これによって可変利得増幅
器ＶＧＡの利得が次第に低下する。またこの逆の場合は
逆に動作し、増幅器ＶＧＡの利得が次第に上昇する。ｌ
、たがってこの自動利得制御回路ＡＧＣは、電圧Ｖ２が
０となるように、すなわち出力電圧■。の平均レベルが
基準レベルＲＥＦと等しくなるように、増幅器ＶＧＡの
利得が制御される。
ところで、保持信号ＨＯＬＤは通常論理「０」であるの
で、クロックｆｃはＡＮＤゲート１１６を通過し、分局
器ＤＩＶで分周されてスイッチＳＷに周波数１８として
供給される。しかし保持信号ＨＯＬＤが論理「１」とな
ると、インバータ１２４によってＡＮＤグー）１１６の
入力１２２のレベルが論理「０」となるので、クロック
ｆｃは分周器ＤＩＶに供給されない。したがってスイッ
チＳＷは制御信号ｆｓも停止し、これによってアナログ
スイッチＳＷは、コンデンサＣ８を接点１０４または１
０６に接続した状態で停止する。
で、クロックｆｃはＡＮＤゲート１１６を通過し、分局
器ＤＩＶで分周されてスイッチＳＷに周波数１８として
供給される。しかし保持信号ＨＯＬＤが論理「１」とな
ると、インバータ１２４によってＡＮＤグー）１１６の
入力１２２のレベルが論理「０」となるので、クロック
ｆｃは分周器ＤＩＶに供給されない。したがってスイッ
チＳＷは制御信号ｆｓも停止し、これによってアナログ
スイッチＳＷは、コンデンサＣ８を接点１０４または１
０６に接続した状態で停止する。
したがってコンデンサＣは、その直後の電圧Ｖ。
のレベルに充電された状態を保持し続ける。したがって
増幅率制御信号ｖ６の電圧はその状態に固定され、可変
利得増幅器ＶＧＡの利得がそのまま保持される。これは
実質的に、切換周波数ｆ８が０になって積分器１１１の
時定数Ｔが無限大になったことに相当する。
増幅率制御信号ｖ６の電圧はその状態に固定され、可変
利得増幅器ＶＧＡの利得がそのまま保持される。これは
実質的に、切換周波数ｆ８が０になって積分器１１１の
時定数Ｔが無限大になったことに相当する。
本発明による自動利得制御回路を図示の特定の実施例に
よって説明したが、本発明は必ずしもこれに限定される
ものではない。たとえば、全波整流器ｍの代シに電力計
算器、半波整流器、ピーク検出器などを使用することも
できる。
よって説明したが、本発明は必ずしもこれに限定される
ものではない。たとえば、全波整流器ｍの代シに電力計
算器、半波整流器、ピーク検出器などを使用することも
できる。
アナログスイッチＳＷの切換周波数１８が自動利得制御
回路ＡＧＣのル°−ゾの信号周波数より十分に高い場合
は、コンデンサＣＡによる低域フィルタ特性は必ずしも
必要でない。しかしそうでない場合には、すなわち信号
周波数がアナログスイッチＳＷの切換え周波数ｆ８に近
い場合には、スイッチＳＷによりて電圧ｖ２をサンプル
しているために生ずるエーリアシングを避けるためにこ
の低域フィルタ特性は必要である。なおこの低域フィル
タは、図示の実施例のように１次系のフィルタでもよい
が、高次のフィルタを利用してもよい。また各抵抗ＲＡ
Ｉ、ＲＡ！およびαＲＡなどもスイッチトキャパシタに
よって置き替えることができる。
回路ＡＧＣのル°−ゾの信号周波数より十分に高い場合
は、コンデンサＣＡによる低域フィルタ特性は必ずしも
必要でない。しかしそうでない場合には、すなわち信号
周波数がアナログスイッチＳＷの切換え周波数ｆ８に近
い場合には、スイッチＳＷによりて電圧ｖ２をサンプル
しているために生ずるエーリアシングを避けるためにこ
の低域フィルタ特性は必要である。なおこの低域フィル
タは、図示の実施例のように１次系のフィルタでもよい
が、高次のフィルタを利用してもよい。また各抵抗ＲＡ
Ｉ、ＲＡ！およびαＲＡなどもスイッチトキャパシタに
よって置き替えることができる。
本発明による自動利得制御回路はこのように構成したこ
とによシ、たとえばファクシミリ信号などの復調器に効
果的に適応することができる。たとえばトレーニングシ
ーケンスにおいて、そのオータネ−ジョンでは積分器の
時定数を小さく設定し′て迅速な追従性を得、そのあと
の定常状態では時定数を大きく設定して高い安定性を得
ることができる。瞬断に対してはスイッチトキャ・母シ
タの切換えクロックを停止することで利得を保持するこ
とができるので、瞬断による自動利得制御回路の誤動作
を最小にすることができる。また、受信中断後゛、再開
する場合、中断直前の利得を保持することができるので
、従来、再開による自動利得制御回路の追従に必要であ
った時間をなくすことができる。また、積分器の時定数
を決める抵抗をスイ、チトキャノ譬シタによって実現し
ているので、集積回路化、とくにＭＯ８集積回路に適し
た自動利得制御回路が提供される。
とによシ、たとえばファクシミリ信号などの復調器に効
果的に適応することができる。たとえばトレーニングシ
ーケンスにおいて、そのオータネ−ジョンでは積分器の
時定数を小さく設定し′て迅速な追従性を得、そのあと
の定常状態では時定数を大きく設定して高い安定性を得
ることができる。瞬断に対してはスイッチトキャ・母シ
タの切換えクロックを停止することで利得を保持するこ
とができるので、瞬断による自動利得制御回路の誤動作
を最小にすることができる。また、受信中断後゛、再開
する場合、中断直前の利得を保持することができるので
、従来、再開による自動利得制御回路の追従に必要であ
った時間をなくすことができる。また、積分器の時定数
を決める抵抗をスイ、チトキャノ譬シタによって実現し
ているので、集積回路化、とくにＭＯ８集積回路に適し
た自動利得制御回路が提供される。
第１図は本発明による自動利得制御回路を適用した復調
器の例を示すプロ、ツク図、第２図は本発明による自動
利得制御回路の実施例を示す回路図である。 主要部分の符号の説明 Ｃ８・・・コンデンサ ＤＩＶ・・・分局器 ｍ・・・全波整流器 ＯＰＩ 、 ＯＰ ２・・・演算増幅器ＳＷ・・・アナ
ログスイッチ ＶＧＡ・・・可変利得増幅器 １１１・・・積分器 特許出願人 株式会社リコー
器の例を示すプロ、ツク図、第２図は本発明による自動
利得制御回路の実施例を示す回路図である。 主要部分の符号の説明 Ｃ８・・・コンデンサ ＤＩＶ・・・分局器 ｍ・・・全波整流器 ＯＰＩ 、 ＯＰ ２・・・演算増幅器ＳＷ・・・アナ
ログスイッチ ＶＧＡ・・・可変利得増幅器 １１１・・・積分器 特許出願人 株式会社リコー
Claims (1)
- 【特許請求の範囲】 可変利得増幅器−と、 該可変利得増幅器の出力と基準レベルとの差を示す第１
の信号を発生する誤差検出回路と、第１の信゛号を積分
して第２の信号を発生し、第２の信号によって前記可変
利得増幅器の利得を制御する積分器を有するループフィ
ルタとを含む自動利得制御回路において、該自動利得制
御回路は、 第１の信号のレベルを一時的に記憶する記憶手段と、 前記誤差検出回路と積分器との間に介挿され、該誤差検
出回路を前記記憶手段に接続する第１の状態と、該積分
器を該記憶手段に接続する第２の状態とを択一的にとる
切換手段とを含み、該切換手段は、第１および第２の状
態の切換えの周波数を可変とすることによって前記積分
器の時定数を可変とし、該切換えを停止することによっ
て前記可変利得増幅器の利得を保持することを特徴とす
る自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3874182A JPS58156206A (ja) | 1982-03-11 | 1982-03-11 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3874182A JPS58156206A (ja) | 1982-03-11 | 1982-03-11 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58156206A true JPS58156206A (ja) | 1983-09-17 |
| JPS644688B2 JPS644688B2 (ja) | 1989-01-26 |
Family
ID=12533737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3874182A Granted JPS58156206A (ja) | 1982-03-11 | 1982-03-11 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58156206A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128629A (en) * | 1991-04-22 | 1992-07-07 | Hughes Aircraft Company | Method for controlling the output power of digital cellular telephones |
| US8787859B2 (en) | 2011-06-15 | 2014-07-22 | Ricoh Company, Ltd. | Automatic gain control apparatus and method |
-
1982
- 1982-03-11 JP JP3874182A patent/JPS58156206A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5128629A (en) * | 1991-04-22 | 1992-07-07 | Hughes Aircraft Company | Method for controlling the output power of digital cellular telephones |
| US8787859B2 (en) | 2011-06-15 | 2014-07-22 | Ricoh Company, Ltd. | Automatic gain control apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644688B2 (ja) | 1989-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5757864A (en) | Receiver with filters offset correction | |
| US5408197A (en) | Automatic power control circuit for controlling transmitting power of modulated radio frequency signal | |
| US5383223A (en) | Power control device wherein a bias voltage in level detection is given a constant difference from a detected voltage | |
| US4339727A (en) | Waveform converting circuit | |
| US5818929A (en) | Method and apparatus for DTMF detection | |
| US5905405A (en) | Quadrature demodulation circuit with carrier control loop | |
| US5214670A (en) | Equalization system and method for equalizing a base-band telecommunication line | |
| US4105975A (en) | Offset correction circuit for phase detectors | |
| US6240147B1 (en) | Auto frequency control apparatus | |
| JPS591259U (ja) | 位相追尾回路網 | |
| KR100323788B1 (ko) | 루프필터및위상동기루프 | |
| JPS644688B2 (ja) | ||
| WO2000011789A1 (fr) | Controleur de boucle a phase asservie, procede de controle de boucle a phase asservie et limiteur | |
| JP3203414B2 (ja) | 干渉波防止付き受信装置 | |
| JPH0353823B2 (ja) | ||
| JP2716475B2 (ja) | デジタル遅延検波装置 | |
| KR20010042028A (ko) | 복조기 회로 | |
| JPH0832383A (ja) | 自動利得制御装置 | |
| JP2993097B2 (ja) | 自動利得制御方式 | |
| US3002088A (en) | Agc for single sideband reception | |
| JP3304153B2 (ja) | データ波形整形回路 | |
| CN120263213A (zh) | 一种数字自动增益控制器及ook接收机 | |
| JP2679324B2 (ja) | データ受信用フィルタ回路 | |
| TW479423B (en) | Radio receiving control device and method | |
| JPS6075157A (ja) | 受信信号のレベル急変瞬断識別方式 |