JPS58158964A - 半導体デバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 従来技術 本発明は、絶縁ゲート電極を有する少なくとも記憶場所
を有する半導体本体を具える半導体デバイスに関するも
のである。この半導体本体は、電極として機能する電極
領域に少なくとも隣接する表面を有し、この電極領域は
、この電極領域及び前記記憶場所に共通の第１導電型の
半導体領域と整流接合を形成し、前Ｍｅ電極領域は表面
上でみて、能動半導体領域に連続し、この能動半導体領
域は、一定の部分が隣接電極領域によって定められ且つ
少くとも他の部分がフィールド絶縁層として機能する厚
い絶縁層によって定められる境界を有し、薄い絶縁層を
前記能動領域上に設けている。この薄い絶縁層は少くと
も第１及び第２副層を具え、この第２に１１層を、前記
副層によって前記能動領域から分離し、前記第１　ｔｉ
Ｉ１層と前記第２副層との間の界面に及び又はこの界面
の付近に境界層を設け、この境界層内には前記記憶場所
の情報内容を定める電荷を蓄積することができ、前記能
動領域から絶縁されたゲート電極を前記副層上に延在さ
せ、このゲート電極を、前記フィールド絶縁層によって
定められる前記能動領域の境界の更に他の部分で＃紀フ
ィールド絶縁層上に延在させている。このような半導体
デバイスは、″’１．Ｅ、Ｅ、Ｅ、会報”６４巻、４７
　、１９７６年７月の１０８９〜１０５９ベージにより
知られている。記憶場所は、メモリ電界効果トランジス
タの一部を形成する。能動領域は、ソース電極領域とド
レイン電極領域との間　　　；に設けら七ている。この
文献によれば、このようなメモリトランジスタにおいて
生じ得る問題点の一つが、”サイドウオーク（Ｓｉｄｅ
ｗａｌｋ）効果”として１０４７ページに記載されてい
る。厚いフィールド絶縁層と薄い絶縁層との関に１絶縁
材料の厚さが徐々に増大する遷移領域が設けられている
。

メモリトランジスタにおける反復書込及び消去の結果、
遷移領域のゲート電極の下側の境界領域に、電荷が徐々
に蓄積される。し次がって、遷移領域のしきい値電圧が
変動する。このしきい値電圧の値は、メモリトランジス
タプロパー（ｐｒｏｐｅｒ　）の高いしきい値電圧と低
いしきい値電圧との間にある。メモリトランジスタの記
憶状態の読取りは、以下の事実によｐ問題を生じる。す
なわち、メモリトランジスタプロパーが読取られる時に
導通しない高しきい値電圧の状態では、遷移領域の下側
の電流の通過が必ずしも可能とはならないことである。

この間組は、半導体本体の遷移領域の下側に、メモリト
ランジスタのソース電極領域及びドレイン電極領域の導
電型とは反対の導電型の高ドープ表面領域を設ける事に
よって解決することができる。これら表面領域のドーピ
ング−１は、遷移領域の下側の電流の通過を防止するた
めに、しきい値電圧が充分高くなるように選ぶ。

上述した解決方法は、実際に社内一な点が生じる。既知
のように、前述した種類のメモリトラン　　　□ジスタ
における書込及び消去は１かｌ？高い電圧を必要とする
。これら電圧は、２５ボルト又は８０ポルト、時にはδ
５ボルトとなる。し九がって、ソース及びドレイン電極
領域と共通半導体領域との間の整流接合の降伏電圧につ
いてかなり高い要求が課される。遷移領域の下側に高ド
ープ表面領域を用いることにより、これら表面領域とソ
ース及びドレイン電極領域との間の距離が充分大きく保
たれないならば、かなり低い降伏電圧が容易に得られる
。必要とされるこの距離は、降伏電圧の対応する減少に
よって減少させることのできる比較的大きなチャンネル
長を有するメモリトランジスタに関係する。

発明の目的 本発明の目的は、遷移領域の問題に対して他の解決方法
を提案することにあり、この方法によれ・ば減少した降
伏電圧をほとんど生ぜず、またこの方法を比較的短いチ
ャンネル長を有するメモリトランジスタに用いることも
できる。

発明の構成 本発明半導体デバイスは、電荷蓄積用の前記境界層が、
前記能動領域よりも小さく且つ前記フィールド絶縁によ
って定められた前記能動領域の境界の他の部分から一定
の距離に位置する領域に制限される拡がりを有し、前記
ゲート電極を、境界のこの他の部分と、電荷蓄積用の境
界層が存在しない薄い絶縁層の部分上に前記境界層によ
って占められる領域との間に延在させたことを特徴とす
るものである。

本発明を用いると、電荷蓄積用の境界層はもはや遷移領
域には延在せず、その結果、遷移領域におけるしきい値
電圧は、実際には、記憶場所の書込及び消去の間に変動
しない。ゲート電極の下側に位置せず且つ電荷蓄積用の
境界層が存在しない薄い絶縁層の部分の厚さを適切に選
ぶことによって、記憶場所のこれら部分におけるしきい
値電圧を、記憶場所が読取られるときにゲート電極に供
給される電圧より大きい値に固定することができる。読
取り中は、単に、記憶場所の状態が、第１導電型とは反
対の第２導電型の導電層がゲート電極の下側に存在する
か否かを決定するだけである。

記憶場所の縁部は、読取り中は常に非導通状態にある。

＠記記憶場所が、少なくともソース電極領域とドレイン
電極領域とを具えるメモリトランジスタの一部を形成し
、！ｉｔｒ記能動半導体領域を、これらソース電極領域
とドレイン電極領域との間に設け、前記第１及び第２副
層を具える薄い絶縁層が、前記メモリトランジスタに対
するゲート絶縁層を構成するのが好適である。

記憶場所を、情報内容に従って２つの異なる状態が発生
するように構成するならば、ゲート電極での電圧がほぼ
零ボルトで、情報内容を好適に読取ることができる。＠
記憶つの状態の一方では、　　　“しきい値電圧（記憶
場所におけるゲート電極の下−側で、第１導電型とは反
対の第２導電型の導電層が丁買存在しないときの電圧）
は正であり、他方の状態では、このしきい値電圧は負で
ある。従って、動作状態中に、情報内容に影響を与え得
る電位差が記憶場所に発生する期間が減少する。

また、前記ゲート電極の下側に位置し且つ電荷蓄積用の
境界層が存在しない前記薄い絶縁層の部分における領域
での前記しきい値電圧が、第１導電型とは反対の第２導
電型の反転層をこの領域でゲート電極に供給される電圧
によってのみ形成することのできる値を有するようにす
るのが好適である。この場合、記憶場所あるいはメモリ
トランジスタのこの部分は、エンハンスメント型である
。

ゲート電極の０ボルトの電圧で、第２導電型の導電層は
、記憶場所のこの部分に存在する。

本発明を用いると、ゲート電極の下側におり且つ電荷蓄
積用の境界層が存在しない薄い絶縁層部分が、第１およ
び第２１１１層と電荷蓄積用の境界層とを有する薄い絶
縁層部分の厚さを越えない厚さを有する構造によって、
満足すべき結果が得られた。しかし、ゲート電極の下側
にある薄い絶縁層部分における厚さの差を、薄い絶縁層
と厚い絶縁層との間の厚さの差よりもかなり小さく保つ
のが好適である。この点に関し、本発明半導体デバイス
の重要かつ好適な実施例では、前記ゲート電極の下側に
位置し且つ電荷蓄積用の境界層が存在しない前記薄い絶
縁層の部分の厚さを、フィールド絶縁層として働く前記
厚い絶縁層の隣接部分の厚さの少なくとも１イ。、好適
には１．／２ｏあるいは充分小さくする。

本発明半導体デバイスの他の重要な実施例では、前記絶
縁ゲート電極が第１ゲート電極を構成し、少なくとも第
２絶縁ゲート電極は、前記能動半導体領域及び前記薄い
絶縁１−上を延在し、電荷蓄積用の前記境界層は、前記
第２ゲート電極の下側の前記薄い絶縁層内に存在せず、
前記第２ゲート電＆は、表面上で見て、前記第１ゲート
電極と前記電極領域との間に設け、前記薄い絶縁層の厚
さを、実際には、前記第１ゲート電極の下側に位置し且
つ電荷蓄積用の境界層が存在しない前記薄い絶縁層の部
分の厚さに等しくする。

第１および第２ゲート電極を、互いに絶縁し、互いに直
接に接して配置することができる。この場合、これら電
極は互いにわずかに重なる。あるいは、これら電極を、
互いに一定の距離に配置することができ、この場合には
、他の電極領域を、これら２個のゲート電極間の能動半
導体領域内に設ける。

本発明は、さらに、このような半導体デバイスを製造す
る方法に関するものである。

本発明半導体デバイスの製造方法は、半導体本体の表面
に、製造すべき半導体デバイスのフィールド絶縁層のパ
ターンに相当するパターンを廟する厚い絶縁層を設け、
このパターンは、１（１ｉ１以十の記憶場所に対して絶
縁ｊ−を得るために、回路素子を設けるための表面の自
由な部分を残し、前記半導体本体に、電荷蓄積用の境界
層を得るのに適した薄い第１絶縁ｊ−を設け、この薄い
第１絶縁ノーは、設けられる記憶場所の領域において、
この層が表面の露出部分に設けられ且つ前記厚い絶縁層
から一定の距離に延在する前記薄い第１絶縁層が延在す
る少くとも２個の対向縁部を有するようなパターンを有
し、回路素子を設けるために予定され且つ前記第１絶縁
層によって被覆されない表面の前記部分の残りの部分を
、薄い第２絶縁層によって被覆し、前記第１及び第２の
薄い絶縁層と前記厚い絶縁層とを部分的に檀う適切な材
料のゲート電極を設け、ゲート電極によつそＢわれない
前記薄い第１絶縁層の部分を除去し、回路素子を設ける
ために予定される表向の部分上に存在する前記薄い＄１
絶縁層の残りの部分を、前記厚い絶縁層から一定の距離
にその全体の周囲にそって設けることを％徴とするもの
である。

実施例 以下、不発明の実施例を図面に基づいて説明する。

本発明半導体デバイスの第１実施例を、第１図及び第２
図に示す。このデバイスは、絶縁ゲート電極を有する少
なくとも１個の記憶場所を具える半導体本体ｌを有して
いる。この記憶場所は、この実施例においてはメモリ電
界効果トランジスタの一部を形成している。半導体本体
１は、２個の電極領域８及び４が隣接する表面２′５ｒ
：有している。

これら電極領域は、それぞれソース電極及びドレイン電
極として機能し、第一導電型の共通半導体領域７とそれ
ぞれ整流接合５及び６を形成する。

表面２において見ると、電極領域８及び４は、能動半導
体領域８に隣接している。この半導体領域８は、これら
電極領域８と４との間にあり、ある部分は隣接電極領域
８により、他の部分は隣接電極領域４により、さらに他
の部分はフィールド絶縁として働く厚い絶縁層９により
定められる境界を有している。能動領域８上に、薄い絶
縁Ｉｗ１０を設ける。絶縁層１０は、少なくとも第１１
ｉｌｌ１層］１及び第２副層１２を有している。第２副
層１２は、第１副層１１によって、能動半導体領域８か
ら分離されている。第１副層１１と第２副層１２との界
面１８に及び又は界面１８の付近に境界層を設ける。こ
の境界層には、メモリトランジスタの情報内容全軍める
電荷を普通の方法で蓄積することができる。能動半導体
領域８から絶縁層れたケート電極１４は、電極領域３と
４との間であって副層１１及び１２上に延在している。

このゲート電極は、フィールド絶縁層９によって定めら
れる能動半導体領域８の境界でフィールド絶縁層９上に
延在している。

半導体領域７は、たとえば、８０１〜６０６Ｍの抵抗率
を有するＮ型シリコンにより構成する。電極領域８及び
４はホウ素がドープされ友Ｐ型領域で構成することがで
きる。フィールド絶縁は、１〜１．５μｍの厚さを有す
る酸化シリコン層９で構成することができる。このＪ−
９の丁側に、高ドープＰ型チャンネル阻止領域１５を、
普通の方法で設けることができる。ＰＮ接合５及び６の
所望の降伏電圧とチャンネル阻止領域１５において用い
られるドーピング濃度とに基いて、チャンネル阻止領域
１６を、次のように設けることができる。

即ち、チャンネル阻止領域１５が、電極領域３及び４に
直接に隣接するか、あるいはチャンネル阻止領域ＩＦｉ
が、これら電極領域８及び４から一足の距離にあるよう
に設ける。

メモリトランジスタの誘電体層は、たとえば、約２０λ
の厚さを有する酸化シリコンの薄い第１副層１１と２０
０〜６００Ａの厚さを有する窒化シリコンの第２副層１
２とから構成する。ゲート電極は、アルミニウム又は多
結晶シリコンのような適切な導電材料で構成する。

本発明によれば、この実施例では界面１８に及び又は界
面１８の近くに設けられている電荷蓄積用の境界層の拡
がりは、能動領域８より小さい領域に制限される。境界
層と界面１８とは、フィールド絶縁層９によって定めら
れる能動領域８の境界から一定の距離に位置する。ゲー
ト電極１４は、能動領域８の境界と、電荷蓄積用の境界
層が存在しない薄い絶縁層ｌＯの一部１６上の境界層に
よって占められる領域との間に延在する。

この実施例では、制限された拡がりを有する境界層は、
第２副層１２を用いることによって得られる。この第２
副層は、記憶トランジスタのチャンネル幅の方向に全能
動領域８上に延在せず、チャンネル領域の中央部のみを
覆っている。チャンネル長の方向では、第２１１層１２
は実際にはゲート電極１４と同じ寸法を有するので、こ
の方向では実際にはソース電極領域３からドレイン電極
領域４への全チャンネル領域が覆われる。

制限された拡がりを有する境界層を用いることによって
、薄い絶縁層１０が厚い絶縁層９内に入いり込む遷移領
域１７内に存在する境界層を簡単に回避することができ
る。記憶トランジスタの既知の構造では、第２剛層１２
は全ゲート電極の丁＠にあるか、又は副層１２は、チャ
ンネル幅の方間に、少くとも能動領域８上のフィールド
絶縁９上から能動領域８の反対側のフィールド絶縁９上
に延在する。従ってこの場合、境界層及び界面１Ｂは、
また、遷移領域１７内に存在する。この遷移−域１７内
では、′Ｆ′側絶縁増の厚さは、厚いフィールド絶縁層
９の比較的小さな値からかなり大きな値ＶＣまで急速に
増大する。

既知のように、境界層と下側半導体材料及び又　　′は
上側ゲート電極との間の電荷の交換は、供給きれる書込
及び消去電圧の値のみならず、これら電圧の持続期間に
も依存する。

既知の構造では、電荷は、境界層に、結局は絶縁層が次
第に厚くなる遷移領域１７にも蓄積されること、及びこ
の領域に蓄積される電荷の量が書込及び消去パルスにも
はや全く従わないことがわかっている。その結果、遷移
領域の下側では、メモリトランジスタのしきい値電圧が
、高しきい値電圧と低しきい値電圧との間の不所望なレ
ベルにある。これを避けるために既知の方法では、遷移
領域の下側の半導体表面に、畠ドープ領域を用いる。こ
の領域は、共遡半導体領域と同じ導電型を有し、そのド
ーピング濃度は遷移領域の下側のしきい値電圧が次のよ
うな値を常に有することを保証する。即ち、読取電圧が
ゲート電極に供給された時に、ソース電極とドレイン電
極との間の遷移領域に凸って電流が決して流れないよう
なイ１である。

本発明を用いることによって、遷移領域の下側のこのよ
うな高ドープ領域とその製造に必要とされる処理工程と
が不必要となる。薄い絶縁層１０の部分１６の厚さは、
普通、次のように簡単に選ぶことができる。即ち、少な
くともゲート電極１４に供給される読取電圧で、部分１
６の領域でのしきい値電圧が大きくならず、ソース電極
とドレイン電極との間のｔ流の通過が部分１６の下側で
可能とならないように選ぶ。遷移領域が、薄い絶縁１−
１０の部分１６と副層１１及び１２を具えるトランジス
タの記憶部プロパーとの間の接合に遷移領域が形成され
ない限り、橋絡される厚さの差は、遷移領域１７におけ
るよりも充分小さい。従って、部分１６と部分１１．１
２との間の遷移領域は、かなり狭く、さらに厚きの差の
結果、生じ得る高及び低しきい値電圧からの偏位が充分
小さくなる。

この点については、薄い絶縁層ｌＯの部分１６の厚さが
フィールド絶縁９の厚さの少くとも／１０好適には１／
２０又はフィールド絶縁９の厚さよりも充分に小さい場
合に有益である。

本発明は、蓄積電荷が捕獲されるすべての種類の不揮発
性メモリトランジスタに適用できることがわかる。蓄積
効果は、酸化シリコン及び窒化シリコン又は酸化シリコ
ン及びアルミナのような異なる材料の副層を用いること
により、及び又は異なる材料又は同じ材料の２つの副層
間にたとえばシリコン粒子を与えることによって得るこ
とができる。あるいは、シリコン原子父は−イオン又は
他の適切な原子又はイオンを与えて、電荷蓄積のための
境界層を形成することができる。このような原子及び又
はイオンは、はぼ均質な絶縁層に一足の深さでのイオン
注入によっても与えることができる。この場合、第１５
１１階は、半導体表面から電荷蓄積用の境界ｊ−を分離
する絶縁層の下側部によって構成され、第２副層は、境
界層の上側に配置され且つゲート電極から境界層を分離
する絶縁層の部分によって構成される。

ゲート誘電体層は、２つの副層よりも多い副層を有する
こともできる。従って本実施例では、窒化シリコン膚１
２とゲート電極１４との間に、更に他の酸化シリコン層
（図示せず）を設けることができ゛る。このような追加
の酸化シリコン１−はたとえば気相からテボジットする
ことができ、あるいは窒化シリコン層の上側部の変換に
よって得ることができる。

本実施例では、このデバイスは、第８図に略図的に示さ
れる断面（ソース電極領域３からドレイン電極領域４万
回に見た）を有している。薄い絶縁層ｌＯと副層１１，
１２とゲート電極１４とは為ソース電極領域８からドレ
イン電極領域４へ延在している。史に第３図は、次のこ
とを示している。

即ち、を極領域８及び４が、絶縁層１８を具えることが
できこの絶縁層内に導体トラック１９及び２０へのｔ＆
領域８及び４の接続用の窓を形成することができる。更
に必要ならば、たとえばメモリトランジスタの改善され
たパシベーション（ｐａｓｓｉｖａｔｉｏｎ　）及び保
護のために全体の構造が更に他の絶縁層（図示せず）を
具えることができる。

１述した実施例の変形例によれば、第１副Ｎは蓄積効果
プロパーが得られる領域に薄い部分１１ａと、ソース領
域３及び又はドレイン領域４の付近に厚い部分１１ｂと
を有している（第４図）。厚い部分１１ｂの厚さは、次
のように選ぶ。即ち、読取電圧がゲート電極１４に供給
されると、厚い部分の領域のしきい値電圧が常に越えら
れて反転層がこれら部分の下側に存在するように選ぶ。

この構造では、記憶トランジスタは、エンノ・ンスメン
ト型のトランジスタとして常に機能する。更に、この構
造は、ソース及び又はドレイン電極領域３゜４ど共通半
導体領域７との間のＰＮ接合のかなり高い降伏電圧を得
るのに適している。

前述した実施例の他の変形例（第５図）では、メモリ電
界効果トランジスタは、少なくとも２個通常は８個の電
極を有している。これら電極は、互いにほぼ平行であり
、ソース電極領域８からドレイン電極領域４の方向に見
て、能動領域８上に連続的に延在している。電荷蓄積用
の境界層は、ゲート電極１４即ち第１ゲート電極の下側
にのみ存在する。ゲート電極１４とドレイン電極領域番
との間及び又はソース電極領域８とゲート電極１４との
間に、更に他の第２絶縁ゲート電極２１を設ける。この
第２絶縁ゲート電極は、適切な誘電体層２！、主として
酸化シリコンによって能動牛導体懺域８から分離されて
いる。ゲート電極１４及び２１は、互いに絶縁されてい
る。ゲート電極２１はそれぞれ個別に制御することがで
きるが、多くは電気的に互いに接続されている。これら
ゲート電極は、友とえば、選択の目的に用いることがで
きる。従って、メモリトランジスタはゲート電極２１の
選択電圧によって選ぶことができる。−万、ゲート電極
１４は、読取電圧を供給する。この読取電圧の値は、選
択電圧とは無関係に選ぶことができ、大型メモリではす
べてのメモリトランジスタ又は少なくとも多数のメモリ
トランジスタに共通となり得る。ゲート電極１４を、た
とえば酸化シリコンの絶縁層１８７で榎うことができる
。このような絶縁層１８７は、他の実施例においても用
いることができる。

記憶場所は、必ずしもメモリ電界効果トランジスタの部
分を形成しない。変形例では、記憶場所はキャパシタン
スを形成し、そのキャパシタンスと能動領域８上の電極
領域８との間に絶縁された転送あるいは選択電極２１を
設ける（第６図）。

この例では、能動領域はフィールド絶縁層９によって８
つの側に制限される。又、電極領域８とは反対側の第８
側上では、電荷蓄積用の境界層が、フィールド絶縁層９
上に延在しないのが好適である０ゲート電極１４は、境
界層によって占められ且つ第２副層の拡がりによって実
際に定められる領域と能動層８の制限の他の部分との間
に延在する。

この他の部分は、フィールド絶縁層９によって定められ
且つ電荷蓄積用の境界１−が存在しない薄い絶縁層１０
の部分１６上に前記第８１１１１を具えている。

記録された情報の所望の保持時間との関係で、ゲート電
極１４に低い読取電圧を用いることが望ましい。メモリ
トランジスタの非選択状態及び読取状態において、ゲー
ト電極１４と共通半導体領域７との間の電圧差が実際に
は０又は少なくとも非常に小さい場合には、絶縁層１０
内における電界強度は小さく、記憶トランジスタの情報
内容は変化しそうにない。しかし、このような低い読皐
電圧手段を用いることは次のことを意味している。

即チ、−万の状態では記憶トランジスタはエンノ・ンス
メント型となり、他方の状態ではディプレッション型と
なる。即ち換言すれば、記憶場所が２つの状態に存在し
うる、即ち第１導電型とは反対の第３導電型の導電層が
記憶場所のゲート電極の下側に存在しない箇所のしきい
値電圧が、一方の状態では正であり、他方の状態では負
である。このことは、メモリトランジスタを、選択トラ
ンジスタとして働くのにあまり適さないように゛する。

選択トランジスタは常にエンハンスメント型であるのが
望ましく、従ってゲート電極に選択電圧がない場合ある
いは０ボルトの電圧の場合に、選択トランジスタは常に
非導通状態にある。

又、本発明を用いる場合には、実際にはＯボルトの低い
読取電圧を供給することが重要である。

この場合、薄い絶縁１ｍ　１０の部分１６と記憶部分グ
ロバーとの間の遷移領域が、最小期間に対する　　′デ
バイスの動作中即ち肩去又は書込動作の間に、境界！−
と共通半導体領域７及び又はゲート電極１４との間の電
荷の交換が生じ得る強さを有する電界を受ける。これら
遷移領域において電荷の妨害効果が依然として生じる限
り、０ボルトの読取電圧を用いることによって、妨害の
影響を最小に制限することができる。

これとの関係で、本発明デバイスの重要な好適実施例に
よれば、少くとも２個の別個のゲート電極を有している
。これらゲート電極の最初のものは、記憶場所プロパー
の部分を形成し、薄い絶縁層の２つの副層上に延在して
いる。もう一方の即ち第２のゲート電極を、記憶場所の
選択に用いることができる。このデバイスの構造は、第
６図に示す構造と比較することができる。次に、他の実
施例を第７図〜第１２図に基づいて説明する。

第７図の電気回路図は、４個のメモＩＪ　）ランジスタ
テ工と４個の選択トランジスタＴ、とを有するメモリマ
トリックスの一部を示している。トランジスタで□及び
Ｔ、は、共通基板接続部７０を有している。メモリトラ
ンジスタテ工のゲート電極全、書込ライン７１及び７２
にそれぞれ接続する。選択トランジスタＴ２のゲート電
極を、ワードライン７８及び７４にそれぞれ接続する。

選択トランジスタＴ、のソース電極を、第１ビツトライ
ン７５及び７６にそれぞれ接続し、記憶トランジスタの
ドレイン電極を、第２ビツトライン７７及びフ８にそれ
ぞれ接続する。

集積回路ではすべてのトランジスタテ工及びＴ８を、共
通半導体領域７に設けることができる（第８図〜第１２
図）。この例では、共通半導体領域７はＰ型領域であり
、この領域はたとえば島又は井戸の形態で、半導体本体
１の一部を形成する。

半導体本体１は更にＮ型基板領域２８を具えている。共
通半導体領域７は共通基板接続部７０の部分を形成する
。

第１ビツトライン７５及び７６は、導体トラック１９に
よって構成される。導体トラックは、絶縁層２５内の窓
２４′ｆｔ経て、選択トランジスタＴ。

のソース電極領域８に接続されている。各電極領域８ｔ
ｉ、メモリマトリックスの同じ列の２個の隣接する選択
トランジスタに共通である。

第２ビツトラインフ７及びフ８は、導体トラック２０に
よって構成される。これら導体トラックは、絶縁層２５
内の窓２６を経て、メモＩＪ　）ランジスタＴ□のドレ
イン電極領域４に接続されている。ドレイン電極領域４
は、父、メモリマトリックスの同じ列の隣接する２個の
メモリトランジスタに共通である。

導体トラック１４及び２１は、メモリマトリックスの行
方向に延びている。導体トラック１４は、メモリトラン
ジスタのゲート電極と書込ライン７１．７２とを形成す
る。導体トラック２１は、選択トランジスタＴ、のゲー
ト電極とワードライン７８．７４とを形成する。

能動半導体領域８は、ソース電極領域８とドレイン電極
領域４との間に延びている。これら能動半導体領域８の
それぞれは、それぞれソース電極領域８とドレイン電極
領域４とによって、２つの対向する１ｉ１１部によって
取り囲まれている。２つの他の対向する側部上で、能動
半導体領域８はフィールド絶縁層９によって取り囲まれ
ている。能動半導体領域８内には、他の表面領域２７ｔ
−ゲート電極１４と２１との間に設ける。これら表面領
域のそれぞれは、選択トランジスタＴｇのドレイン電極
及び同時にメモリトランジスタＴ０のソース電極を構成
する。

ソース電極領域８及びドレイン電極領域４と表面領域２
７とはそれぞれＮ型領域であり、これら領域は普通Ｐ型
半導体領域７内でのドーピングによって設けられる。

能動半導体領域８と薄い絶縁層１０とを横切って抵在す
る２個の別個のゲート電極１４及び２１を用いる場合に
は、記憶場所のゲート電極を構成する第１ゲート電極１
４の下側に位置し電荷蓄積用の境界層が存在しない薄い
絶縁層の部分１６の厚さは、第２ゲート電極２１の下側
にある薄い絶縁層ＩＯの部分２２の厚さにほぼ等しくす
るのが好適である。

特に、ゲート電極１４と共通半導体領域７との間に供給
される読取電圧がほぼＯボルトであるように記憶場所を
構成する場合には、部分１６及び２１に対して、次のよ
うに同じ厚さを用いることが望ましい。即ち、部分１６
及び２１によって覆われる能動領域の部分におけるしき
い値電圧が０とは異なるはぼ；司じ値を有するようにで
きる。第２電極ｇｌによって制御されるチャンネルを、
エンハンスメント型とするのが望ましい。この場合、部
分１６及び２１を、製造中に同時に設けることができる
。更にゲート電極２１に０ボルトの電圧が供給される場
合には、記憶場所は選択されず、記憶場所の情報自答が
妨害される可能性Ｆ！、最小である。その結果、メモリ
マトリックスを比較的簡単に動作させることができる。

次に不発明半導体テバイスの動作を第１δ図に基づいて
説明する。この図はメモリマトリックス７０を線図的に
示し、長方形７０は、同時に、第７図の共通基板接続部
７０及び第８図〜第１２図の共通半導体領域７を示して
いる。従って、メモリマトリックス７０は、Ｎ型基板領
域２８内を砥在する共通Ｐ型領域７を有している。Ｎ型
基板領域２８ｔｌ−最大の正の電源電圧ｖＤＤＫ接続す
る場合には、メモリマトリックス、フ０は、動作中集積
回□路の残りの部分から常に分離される。

メモリマトリックス内には、第７図に基づく２個の記憶
セルが示されている。マトリックスの各行は、メモリの
ワードを構成し、ワード又は選択ラインたとえばライン
７８を有し、書込又は制御ラインたとえばライン７１ｆ
ｔ有している。マトリックスノ各列は、第１ビツトライ
ンたとえば７５又は７６及び第２ビツトラインたとえば
７７又は７８を有している。

テバイス１８０　は、更に、メモリマトリックス７０と
ブロックによって示される８個のデコーダ１１３１．１
３２　．１３３とを具えている。デコーダ１８１を、第
２ビツトライン７７及びフ８に接続する。このデコーダ
１８１によって、消去、書込又は読取動作の間に、第２
ビツトラインが正しく接続され（逆に接続されず従って
オープンあるいはフローティングされる）、デコーダ以
外から第２ビツトラインに供給される情報を通過させる
ことができ、あるいは読取中にマトリックスから供給さ
れる情報を記録し及び又は外部に通過させることができ
る。

デコーダ１８ｇを、ワード選択に用いる。選択されるワ
ードについて１以上の入力端子１８４に供給される情報
に従って、各ワードに対して、選択電圧ｖｓ及びその補
数ｖｓが発生される。選択されたワードに対しては、■
ｓは最も正の電源電圧ｖＤＤにほぼ等しく、■８は最も
負の電源電圧ｖＥＥにほぼ等しい。選択されなかつ念ワ
ードに対しては、ｖ８はＶゆにほぼ等しく、ｖ８はｖＤ
Ｄにほぼ等しヘデコーダ１８２１は、所望の動作モード
（消去、書込、読取、予備状態）について１以上の入力
端子１８５に供給される情報に基づいて、選択されたワ
ードの書込又は制御ライン７１に対する制御電圧ｖｃ１
選択されなかったワードの書込又は制御ライン７１に対
する制御電圧ｖＰ及び切換電圧ｖＲを発生する。電圧■
、は、又、共通基板接続部７゜従って共通Ｐ型半導体領
域７に供給される。これら８つの電圧ｖｃ、ｖＰ及びｖ
Ｒの電圧レベルは、選ばれた動作モードに依存する。デ
コーダ１８８は、δつの電源電圧即ち液も正の電源電圧
ｖＤＤとほぼ０ポルトの電圧ｖｏと最も負の電源電圧Ｖ
■とを供給することができる。本実施例では”ＤＤは約
＋５ボルトであり、ＶＥＥは約−１０〜−１５ボルトで
ある。

デコーダ１１１．１３２．１８３は、既知の異なる方法
で実現することもできる。本実施例では、周辺回路を、
０ＭＯ８技術に従って構成するのが好適である。おるい
は、次のようなデコーダを用いる事もできる。即ちこの
デコーダでは、１以上のクロック信号音用いて、情報信
号の処理、及びＶ８．　ＶＣ，ＶＰ、及びｖＲのような
制御信号の時間の関数としての変動を調整しこれらを互
いに調整する。

第１８図において、マトリックス７ｏの下側では、＠１
ビットライン７５．７６が、マトリックスの共通Ｐ型半
導体領域７に及び電圧ｖＰに共通制御スイッチＴ８１ｒ
経て接続されている。スイッチＴ８は、共通半導体領域
７に設けられ７’ｔＮ型ＭＯ８）ランジスタとして構成
される。スイッチＴ、は読取共通信号ｖＲによって制御
される。この読取共通信号ｖＲは、読取状態では約＋５
ボルト（ｖＤＤ）の値を有し、他のいずれかの動作モー
ドではほばｖＥＥに等しい。

従って読取状態では、すべての第１ビットライン７５．
７６は互いに接続され、読取電流が＄１ビットラインを
経て流れ得る。たとえば約５ボルトの電圧レベルで第２
ビツトライン７７．７８にデコーダ１８１　を経て電流
を供給することによって、読取を行うことができる。あ
るいは、８Ｊ２ビツトライン７７．７８を読取命令信号
ｖＲの発生前にたとえば５ボルトに予備充電することが
できる。命令信号■Ｒの発生後に第２ビツトラインが電
圧Ｖ、にまで放電するかあるいは記憶トランジスタＴ０
が導通するか導通していないのでそれらの電圧を保持す
るかどうかは、選択されたワードの情報内容によって足
められる。

第１ビツトラインと第２ビツトラインの機能を、交換す
ることもできる。このことは次のことを意味している。

即ち、第１ビットライン７５．７６をデコーダ１８１に
接続することができ、第２ビツトライン７７．７８をス
イッチＴ８ヲ経て共通半導体領域フ及び電圧Ｖｐに接続
することができる。後者の構成又は（ロ）路装置は、次
のような利点を有している。即ち、読取状態では、第１
ビットライン７５．７６を経て供給される読取電圧が、
実際に選択されたメモリトランジスタテ工にのみ供給さ
れることである。第１ビツトライン７５゜７６に接続さ
れたキャパシタンスは、第２ビツトライン７７．７８に
接続されたキャパシタンスよりも小さい。トランジスタ
Ｔ２は、それらが選択される場合には導通状態にのみあ
る。他方、メモリトランジスタＴ□では、選択とは無関
係に情報内容が、これらトランジスタＴ□が導通状態に
あるかあるいは非導通状態にあるかを決定する。更に、
メモリトランジスタＴ０に発生する時間電圧差の値は、
平均では小さく、その結果トランジスタＴ０の情報内容
の漸次的妨害の可能性は小さくなる。

スイッチＴ８ｆｆｉ用いる結果、スイッチＴ８に接続さ
れたビットラインの側にあるすべてのメモリトランジス
タＴ１は、読取状態を除いて各動作状態においては接続
されない。列の選択されないメモリセルにおいては、選
択トランジスタＴ、が導通していないので、メモリトラ
ンジスタＴ１はこのビットラインとは関係がない。この
列の選択されたメモリセルのメモリトランジスタＴ１は
このビットラインに接続された唯一のトランジスタであ
る。しかし、このビットラインは他には接続されていな
い。従って、読取状態以外の他の動作状態の間に、デコ
ーダ１８１に接続されたビットラインに存在する信号が
、導通状態にあるメモリトランジスタＴ１に経て、他の
列に漏話することが排除される。デコーダ１８１が第１
ビツトライン７５゜７６に接続される場合には、これら
ビットラインの１つに存在するイぎ号は、当該列の選択
されたメモリセルのメモリトランジスタＴ０にのみ到達
する。デコーダ１８１が第２ビツトライン７７．７８に
接続される場合には、これらビットラインの１つに存在
する信号が当該列のすべてのメモリトランジスタＴ０に
到達する。しかし、他の列のメモリトランジスタＴ０に
は到達しない。

以上のことから次のことがわかる。即ち、消去動作、書
込動作あるいは予備状態、従って読取が発生しない期間
中にビットラインに沿うメモリトランジスタＴ０が、デ
コーダ１８１に接続されたビットラインによって影響を
受けない。

選択トランジスタで、が、直接ではなく第１８図に示す
ようにメモリトランジスタＴ０を経てデコーダ１８１に
接続される場合には、選択信号ｖ８によるワード選択は
、この期間中では直接の影醤′ｔ−有さない。選択され
たメモリセルのメモリトランジスタＴ０は、選択トラン
ジスタＴ２に対向する側で開かれた接続を保持する。実
際には、選択トランジスタＴ、が導通しているかあるい
は導通していないかによって差は生じない。読取状態に
おいてのみ、行又はワード選択が、選択トランジスタＴ
２によって行なわれる。消去及び書込状態では、ライン
７１のｗ制御は行又はワード選択によつ　　　１て決定
される。

この回路配置ではへ選択ライン７８を他の方法で制御す
ることもできる。各行に対して、信−ｋｊｖ８及び信号
■ＲがＮＡＮＤゲートに供給され、このゲートの出力端
子が選択ライン７δに接続される場合には、選択トラン
ジスタＴ、は選択され次行において読取状態でのみ導通
する。他の動作状態では、すべての選択トランジスタＴ
、は非導通状態にある。その結果、スイッチで８を省略
すること。ができる。すべての第１ビットライン７５．
７６を、互いに直接に及び又は共通半導体領域７及び電
圧ＶｐＫ＠接接続することができる。

メモリトランジスタＴ０のゲート１［極に接続された書
込又は制御ライン７１は、関連する行が選択されるかあ
るいは選択されないかによって、電圧Ｖ。又は電圧■Ｐ
を有する。このためには、マトリックスの各行に対して
２個の転送ゲートを設ける。これら転送ゲートは、選択
電圧■　及びｖ８によって制御され、電圧ｖｃを書込又
は制御ライン７１に通過させるか、あるいはこの電圧を
抑制し及び電圧■Ｐを抑制し、あるいはこの電圧をライ
ン７１に通過させる。各転送ゲートは、既知のように、
Ｎチャンネルトランジスタ１８６及びＰチャンネルトラ
ンジスタ１８７より構成される。これらトランジスタの
主電流量は、互いに並列に接続されている。選択電圧ｖ
ｓ及び■ｓによるゲート電極の制御によって、ゲートの
トランジスタが共に導通するかあるいは共に導通しない
。

情報を消去することができる状態で、デコーダ１３８は
、実際には■。２に等しい電圧ｖｃと実際にはｖＤＤに
等しい電圧Ｖｐとを供給する。従って、選択された行で
は、メモリトランジスタＴ０はオフ状態にあり、境界層
に蓄積された電荷は、共通半導体領域７に流れる。この
行におけるメモＩＪ　）ランジスタＴ０のソース及びド
レイン電極領域は、ｖＤＤより低い接合゛電圧である電
位をとる傾向にある。即ち、これら電極領域と決通半導
体領域との間のＰＮ接合が、順方向で電流導通しないよ
うにする。消去動作中は、第２ビツトライン７７　、７
８ｔｆ１Ｍしないのが好適である。しかしこれらビット
ライン７７．７８が接続されると、供給される電圧は、
ｖＤＤに等しいかおるいは少くともｖＤＤより小さい接
合電圧より低いことが望ましい。これは、２本のビット
ラインから共通基板接続部７゜に電流が流れるのを避け
るためである。

選択されない行では、メモリトランジスタテ工のゲート
電圧は、ｖＰ＝ｖＤＤに等しい。これらメモＩＪ　）ラ
ンジスタＴ０には電位差は生じないので、情報内容は悪
影響を受けない。

従って、常に全行従って全ワードが消去されることに注
意すべきである。この行のメモリトランジスタＴ□は、
たとえば約−８ボルトのしきい値電圧を有するディフル
ッション型に留まるかあるいはティプレッション型とな
る。

書込状態でばテコーダ１８８は、実際にはｖＤＤに等し
い電圧Ｖ。と実際にはＶ■に等しい電圧ｖＰとを供給す
る。選択された行においては”ＥＫに＃１ば等しい電圧
を関連する第２ビツトライン７７及び又は７８に供給す
ることによって、情報を書込むことができる。従って、
メモリトランジスタＴ０のしきい値電圧は、約−８ボル
トからたとえば＋８ボルトに変化する。メモリトランジ
スタは、る。

しか踵たとえば約０ボルト（約Ｖ。）の電圧が第２ビツ
トライ／７７及び又は７８に供給される場合、選択され
たメモリトランジスタＴ１のしきい値電圧は変化しない
。

選択されない行では、メモリトランジスタＴ０のゲート
電極における電圧は、共通半導体頭載７の電圧ｖＰに等
しい。ここに、■、はＶゆにほぼ等しい。これら行にお
けるトランジスタＴ１のしきい値電圧は、実際には変化
しない。

ｇ取状態では、テコーダ１３３は、実際にはＶ。

（０ボルト）に等しい電圧ｖｃと、実際にはｖＯに等し
い電圧ｖＰとを供給する。この時、命令信号ＶＲは”Ｄ
Ｄ　Ｋ寺しい０スイツチＴ８及び選択トランジスタＴ、
のしきい値電圧は、たとえば約１．５ボルトである。こ
の状態では、前述したように、スイッチＴ８及び選択さ
れた選択トランジスタＴ、は導通してお９、選択されな
い選択トランジスタで２は導通しない。制御電圧Ｖ。−
Ｖｐ　”　Ｖｏは、メモリトランジスタＴ□の導通状卿
が情報内容（ディプレッション型又はエンハンスメント
型）に相当するようにする。更に、この制御電圧によっ
て、メモリトランジスタＴ□に発生する電位差は可能な
限り小さくなる。

又、予備状態即ち消去、書込及び読取がなされな゛い状
態では、制御信号ｖｃ及び■Ｐが互いに等しいのが好適
である。この場合、両制御信号に対する好適なｇ［は、
Ｖｏに等しい。この予備状態における第２ビツトライン
７７及び７８″は、接続されず、あるいはＶｏ又はＶＤ
Ｄボルトの電圧を有するのが好適である。

ここに説明し友糧類の不揮発性メモリにおいては普通で
あるように、消去及び書込に対して比較的高い値の電源
電圧が必要とされる。上述した実施例では、その電源電
圧■ＥＥは−１０〜−１５ボルトである。このような高
い電圧は、集積回路において、特にＰＮ接合の不所望な
降伏につながる。

この電源電圧は、たとえばツェナーダイオードによって
外部的に安全値に安定化する°のが普通でおる。この安
全ａｔ選ぶ場合に、用いられるツェナーダイオードの降
伏電圧の公差と、集積回路において高い電圧を受けるＰ
Ｎ接合の降伏電圧の公差とを考慮しなければならない。

これらＰ「接合の降伏電圧の変位は、たとえば製造工程
における小さな変化によって生じ得る。

外部的に供給される電源電圧と内部的に用いられる電圧
との間の差を比較的小さく保持するためには、集積回路
において電源電圧を内部的に安定化させるのが好適であ
る。このようにして、集積回路の消費電力を軽減するこ
とができる。

本発明の範囲内ではこの安定化のために、第１４図、第
１５図又は第１６図に基づく回路を用いるのが好適であ
る。この安定化回路及び関連する集積構造は、他の既知
の不揮発性メモリにおいて有益に用いることができる。

第１４図及び第１５図に示す安定化回路は、２個のＰチ
ャンネルトランジスタト目及び１４２と、基準ダイオー
ド１４８と、ターイオードとして接続された１ｍ以上の
Ｐチャンネルトランジスタ１４４と、抵抗１４５とによ
り構成された電流ミラーを有している。トランジスタ１
４４のゲート電極を、関連するドレイン電極に接続する
。ダイオードとして接続されたこれらトランジスタ１４
４　を、第１４図に示すように、Ｐチャンネルトランジ
スタ１ｔ２に直列に簡単に接続することができる。他の
接続も可能である。このような接続の例を第１５図に示
す。ダイオードとして接続されるトランジスタ１４４の
数の選択は、安冗化された電源電圧ｖＥＥと、降伏モー
ドで逆方向で動作する基準ダイオード１４８に発生する
基準電圧ｖＲＫＦとの間の電位差ｔ−Ｗに決定する。８
個のトランジスタ１４４によって、この実施例ではｖＲ
ＥＦとｖＥＥとの間の差は約４ボルトとなる。

第１６図に示す好適な実施、例は、更に、２個のＰチャ
ンネルトランジスタ１４１．１４１と、基準ダイオード
１４８と、抵抗１４５と、ダイオードとして接続される
Ｐチャンネルトランジスタ１４８とダイオードとして接
続されるＮチャンネルトラン、ジスタ１４４とにより構
成された電流ミラーを具えている。Ｎチャンネルトラン
ジスタ１４４の代わりにＰチャンネルトランジスタ１４
２にｊｉ　列にＰチャンネルトランジスタを用いること
は、次のような利点を有している。即ち、トランジスタ
１４２と１４８との間の接続における電圧が、製造工程
における変化によって生じるしきい値電圧の小さな変化
に史に無関係となることである。

Ｎチャンネルトランジスタ１４４のしきい値電圧は、製
造過程における変化のためにわずかに変動する。即ち、
Ｐチャンネルトランジスタの方間とは反対の方間に変化
する。Ｎチャンネルトランジスタ１４４におけるこの変
化は、基準ダイオード１４８と抵抗１４５との閣の接合
における電圧変動によって妨げられる。この電圧変動は
、このトランジスタのＰ型基板領域を経て、Ｎチャンネ
ルトランジスタ１４４のチャンネルに作用する。

前記接合における電圧変動は、Ｐチャンネルトランジス
タのしきい値電圧変動によって生じる。補償が行なわれ
る結果、安定化された電圧ＶゆはＰチャンネル及びＮチ
ャンネルトランジスタのしきい値電圧の変動に対して比
較的影畳を受けない〇トランジスタ１４１、トランジス
タ１４２、トランジスタ１４８及びトランジスタ１４４
のチャンネルの幅／長さ比は、それぞれ１８／８．３６
０／８．８６０／６、　　／６に等しい。２０〜２１ボ
ルトの電８８ 圧ＶＲＥＦで、安定化電圧ｖｌｉ？Ｅは”ＤＤのレベル
イより低い１５〜１６ボルトである。従って、ｖＤＤ−
５ボルトで、ｖＥＥは−１０〜−１１ボルトである。

抵抗１４５の電流レベルは、約４００μＡとなる。

Ｎチャンネルトランジスタ１４４を流れる電流は２〜１
０μＡである。

負の側では、安定化回路の電源はかなり高抵抗である。

本実施例では、これは次のようにして達成される。即ち
集積回路において、メモリマトリックスのＰ屋領域７と
同時に得ることができるＰ型領域の形を有することので
きる抵抗１４５によって外部電源電圧ＶｉＢＨ１ｊｌ続
する。正の側では、安定化回路を電源電圧ｖＤＤに接続
する。

安定化回路の満足な動作のためには、基準ダイオード１
４８の構成を適切に選ぶことが型費である。本発明の範
Ｈ内では、メモリマトリックスのＰＷ領領域同時に得ら
れるＰ型領斌と、このＰ型領域内に設けられ且つ選択及
びメモＩＪ　トランジスタＴ０及びＴ１のソース及びド
レイン電極領域と同時に得られるＮ型領域とによって構
成される基準ダイオードによって、非常に満足すべき結
果が得られた。このような基、準タイオードを、第１７
図及び第１８図に線図的に示す。

牛導体本体ｌは、メモリマトリックスのＰ副領域７と同
時に基板領域２３に設けられるＰ型領域１０７を有して
いる。この領域１０７において、Ｎ型ダイオード領域１
０８を、トランジスタＴ０及びＴ、の電極鎖酸３，４及
び２７とＩＷＪ　＃！に設ける。領域１０７とダイオー
ド憤域１０８との間のＰＮ接合は、基準電圧を決定する
ダイオード接合を形成する。ダイオード領域１０８は、
環状あるいは少なくとも閉じた形状によって構成される
接点領域１１０によって取り囲む。接点領域１１０はＰ
型領域であり、このＰ型領域はＰ型慣域１０７の隣接部
分よりも高いドーピング濃＃金有踵集積回路のＰチャン
ネルトランジスタの電極領域と同時に設けることができ
る。

ダイオード領域１０８を接続導体１１１に接続し・接点
領域１１０を接続導体１１２に接続する。主要部分が絶
縁層２５上に延在するこれら接続導体１１１及び１１２
を経て、基準ダイオードを、Ｐチャンネルトランジスタ
ト目及びＰチャンネルトランジスタ１４８あるいはＮチ
ャンネルトランジスタ１４４に接続することができる。

Ｎチャンネルトランジスタ１４４は、同一のＰ型領域ｉ
ｏ７あるいは類似の領域内に普通に設けることができる
。

Ｐチャンネルトランジスタ１４１　、１４２．１４８を
、基板領域２８内に普通に設けることができる。

Ｐ型領域１θ７は、Ｐ型抵抗領域１４５によって隣接さ
れ、このＰ型抵抗領域社、同時に設けられ、実際にはフ
ィールド絶縁層９の下側に全体的に設けられ、端部で高
ドープ接点領域１４ｆｌ　ｔ−有している。領域１４６
は、領ｆｉＲ１ｉ　ｏと同時に得られも安定化すべき外
部電源電圧稲Ｅの接続の友めに、接点領域１４６を導体
トラック１４７に接続する。

選ばれ九基準ダイオードは、実際には特に適切なもので
ある。その理由は、動作中に最大の電圧差が発生し、従
ってブレークダウンから保護されなければならない集積
回路中のＰＮ接合にＰＮ接合１０９が非常に類似してい
るからである。負の電源が、基準ダイオードの降伏電圧
より小さい従って保護すべきＰＮ接合の降伏電圧より小
さい数個のダイオード電圧（ダイオード１４４）におい
て安定化される場合には、得られる電圧スペースのかな
り小さい損失と組合さって、動作中に商い信頼性が得ら
れる。

好適な実施例では、基準ダイオードのダイオード領域１
０８は、比較的薄い絶縁１＠＃で横われ念Ｐ型債域１０
７の一部に隣接している。この場合、導電層１１２に接
続された導電Ｊ＠　１１３は、この絶縁層上に延在して
いる。導電層１１３の下側にある絶縁層の厚さは、選択
トランジスタＴ、のゲート電極２１の下側の絶縁Ｊ−２
２の厚さに一致するのが好適である。従って、絶縁、鳴
け、又、第１８図において２２によって示される。

この実施例では基準ダイオードは、保護されるべきＰＮ
接合にかな９の類似を示す。トランジスタＴ０及びＴ、
の電極領域のＰＨｇ合のブレークダウンが最も生じやす
い状態は、２Ｍ領域７及び関連するゲート電極１４及び
又は２１が電圧ｖＥＥに接続さ、れ且つ関連する電極領
域が電圧ｖＤＤＫ接続されている状態である。この状態
は、たとえば、書込中に約０ボルトの前述した信号の代
わりに信号ｖＤＤが第２ビツトラインに供給される列に
おける非選択メモリトランジスタＴ□のドレインｔ＆領
域において生ずる。この状態は、また、周辺回路たとえ
ばデコーダ１３２、及びデコーダ１３８及び書込又は制
御ライン７１．７２に接続される転送ゲートにおけるト
ランジスタにおいて発生し得る。

接点領域１１０のように、導電層１１８及び下側の薄い
絶縁層２２は、環状であるかあるいは少なくとも閉じた
形状を有して、半導体本体の表向でダイオード領域１０
８を取り囲むようにするのが好適である。

上述した実施例は、酸化処理、注入及び又は拡散処理、
ホトラッカー及びエツチング技術、デポジション方法の
ような半導体技術における既知のプロセスによって完全
に製造することができる。

−例として、第８図から第１２図に基づく半導体デバイ
スを製造する好適な方法を更に絆細に説明する。

基板領域２８として、配向（１００）と８〜６Ω１の抵
抗率を有するＮ型シリコン体を用いることができる。こ
の基板領域上に、パターン化された酸化マスク１８０（
第１９図）を設けることができる。この酸化マスクは、
たとえば、約５０ＯＡの酸化シリコンの薄い層とたとえ
ばＬＰＣＶＤによってこれに設けられた約１８０ＯＡの
厚さを有する窒化シリコン鳩とから構成される。必要な
らば、窒化シリコンの表面層を、酸化シリコンに変える
ことができる。

次に、ホトラッカ一層パターン１８１を設ｆｆることか
できる。Ｐ型禎城７．１５のドーピングを注入法によっ
て与えることができる。友とえば、約１　ｘ　１０”　
ｃＩＩＬ”−”　ノＨ量と約１２０　ＫｅＶ　ノ注入エ
ネルギーを有するＢ１□イオンと、約５　Ｘ　Ｉ　Ｑ１
８ｃＩＫ−”の線量と１２０　ＫｅＶのエネルギーを有
するＢＦ”、イオンとを用いる。Ｂ＋１□イオンは、ホ
トラッカ一層パターン１８１によってのみ阻止される。

更に、ＢＦ”、イオンは、酸化マスク１８０によっても
阻止される。

次に、第２ホトラッカ一層パターン１８２（第２０図）
によって、Ｎ型部分２８内で表面に直接に設けられる回
路の素子の外側にＡ３＋イオンを注入して、高ドープＮ
型チャンネル阻止領域２８ａを得ることができる。適切
な線量はたとえば約２×ｌ　Ｑ−”　（１ｍ＋−”　テ
ｉ　ｐ、注入エネルギーは１５０Ｋｅｖとすることがで
きる。この注入のために、ホトラッカ一層パターン１８
２及び酸化マスク１８０の露出部分の両方は、完全なえ
２キングを形成する。

約１１５０℃の湿式酸化雰−気中での酸化処理及び酸化
マスク１８０の除去によって、第２０図の構造を得るこ
とができる。Ｐ型領域７の深さはたとえば約５μｍであ
り、酸化シリコン層９の厚さはたとえば約１．８μｍで
ある。酸化シリコン層９は、製造される半導体テバイス
のフィールド絶縁層のパターンに一致するパターンを有
している。

このパターンは、回路素子を設けるために定められた半
導体本体の表面部分を自由に残している。

次に、約２ＯＡの酸化シリコン層を、たとえばプラズマ
酸化によって供給する。この酸化シリコン層を、窒化シ
リコンを有するＮＰＣＶＤによって、約８００ムの厚さ
まで被覆する。メモリトランジスタに対する絶縁層は、
この二重層から形成される。ホトラッカ一層パターンを
用いるプラズマエツチング処理によって、この二重層の
所望部分ｌＯ（第１Ａ１図及び第２２図）のみが、半導
体本体上に薄い第１絶縁層として残される。絶縁層１０
は、半導体表面上に直接に存在し・厚い絶縁層９かＧ一
定の距離に延在する少くとも２つの対向縁部を有してい
る。この実施例では、薄い第１絶縁層ＩＯを、この段階
で、その全体の周辺に沿ってフィールド絶縁層９によっ
て取り囲み、この絶縁層１０がこのフィールド酸化物層
９から全く自由に存在するようにする。

絶縁層１０のパターンが得られたのちに、約１０００℃
での熱処理を、乾燥酸化雰囲気中において行なう。これ
によって、約６５０Ａの厚さを有する酸化層１６が得ら
れる。この酸化層１６は、薄い第２絶縁層を形成する。

この絶縁層は、第１絶縁層によって榎われない回路素子
を設けるために予電された表面部分の少くとも残りの部
分を被覆する。最終的には第２ゲート電極２１の下側及
び第１ゲート電極１４の一部の下側に存在する絶縁＃ｌ
１１６の厚さを、薄い第１絶縁層１０の厚さより大きく
するのが好適である。第１絶縁層１０は、第１副層１１
と第２副層１２と電荷蓄積のための境界廣とを具えてい
る。次に、多結晶シリコンから形成されるゲート電極１
４，２１，１８８を普通の方法で設けることができる。

これらゲート電極は、たとえば約４００ａ＆の厚さを有
しており、たとえばリンによってドープされ、たとえば
約８００の面積抵抗を有している。記憶場所のゲート電
極１４は、第１及び第２の薄い絶縁層ｌＯ及び１６全そ
れぞれ被覆し、及び厚い絶縁層９を部分的に被覆する。

ゲート電極１４．２１，１８８を、マスクとして用いて
、エツチングによって絶縁層１６の余分な部分を除去す
ることができる（第２８図）。次にエツチング処理、好
適にはプラズマエツチング処理を行なう。これによって
、ゲート電極１４によって横われない絶縁層１００部分
が除去される。

次に薄い第１絶縁層１０をｇ１ｇ１エツチングする。

即ち、１回目は、厚い絶縁Ｉ＠９から一定の距離にゲー
ト電極の方間に対して横切って延在する２つの対向縁に
少くとも沿って絶縁層ｌＯが位置するようにゲート電極
を設ける前であり、２回目は、ゲート電極が設けられた
後である。遅くともこの第ｇ１ｇｌ目のエツチング処理
の後に、厚い絶縁層９から一定の距離に全体の醐辺に沿
って薄い第１絶縁Ｎ１１０が設けられる。

これは必要ではないが、得られる構造を、約４０ＯＡの
厚さを有する窒化シリコン層１８４によって榎うのが好
適である。次に、ＢＦ２　イオンの注入を、約８Ｘ　Ｉ
　Ｑ１４（ｍ７”　）線量テ１５０ＫｅＶｌｃおいて行
なう。この処理は、Ｐチャンネルトランジスタの電極領
域のようなＰ型領域１８５、及び第１７図及び第１８図
に基づく集積化電圧安定化回路の領域１１０及び１４６
を得るのに役立つ０このドーピング処理は、マスクを用
いることなく行なうことができる。

ホトラッカ一層パターン１８６によって（第２４図）、
選択及びメモリトランジスタのようなＮチャンネルトラ
ンジスタの電極領域８，２７．４に対してドーパントを
部分的に注入する。たとえば１約８０　ＫｅＶのエネル
ギーで、リンイオンを用いる。

線量は、約３．５　Ｘ　ＩＱ”　ｃｌｌｍ”となＶ得る
。マスクとして同じパターン１８６を用いるこの注入処
理の後に、窒化物層１８４の無用部分を除去することが
できる。ホトラッカ一層パターン１８６を除去した後、
たとえば、酸化シリコン層１８７（第２５図）を、気相
からデポジットする。この層１８７の厚さは、約ｅｏｏ
ｏ’ｈとなる。酸化物層１８７は・既知のようにリンで
ドーグするのが好適である。

このドーピングは、層のデポジションの間にあるいはデ
ポジションの後に設けることができる。しかし、デポジ
ションの後に、酸化物層１８７内にまず始めに普通に接
点窓をエツチングし、リンを含む雰囲気中で約１０００
　’０の温度において熱処理を行なう。この処理の後で
のみ、Ｐ！Ｎ１領域１８５上にある接点窓内に存在する
窒化物層１８４の部分をエツチング除去する。この場合
特に次のような利点が得られる。即ち、最後に述べた熱
処理の間に、リンのドーピングがＰ型穎域１８５内に侵
入できないことである。

Ｐ型領域１８５の最終的な侵入深さは、たとえば０．５
　／ｊｍである。Ｎ型領域ａ、＋、ｇ’ｙは、約１μｍ
の厚さを有する。

接点窓ｔ−光全に開いて正常化したｉＫ、たとえばアル
ミニウムあるいは他の適切な導電性材料の導電！Ｍ続部
１８８のパターンを、普通の方法で設け□ ることかできる。これら導電接続部１８８は、Ｐ型領域
１８５にＮ型領域に、図示しない領域で導体トラック及
び又は多結晶シリコンから形成されたゲート電極１８８
．’２１．１１と直接に接触している。

不発明は上述した実施例にのみ限定されず、当業者によ
れば、本発明の範囲内で多くの変形が可能なことがわか
る。たとえば、半導体材料としてシリコンの代わりに、
たとえばゲルマニウムあるいはＡＩ−ＢＶ化合物を用い
ることもできる。窒化シリコン又は酸化アルミニウムを
、絶縁層として使用することができる。フィールド絶縁
層として働く絶縁層を、部分的酸化以外の他の通常の方
法によって得ることができる。ポリシリコントラックを
、適切な珪化金属によって設けることができ、あるいは
モリブデン又は適切な珪化金属のような適切な金属によ
って全体的に又は部分的に置き換えることができる。

導電型は一例として挙げたにすぎず、交換することもで
きる。この場合には示した電圧を対応するように適合す
ることができる。更に、本発明にかかわる記憶場所を、
既知の他の方法でメモリマトリックスにおいて組み合せ
ることができ、メモリマトリックスを、上述した以外め
他の方法で用い、且つ制御することができる。不揮発性
メモ１ノトランジスタを、メモリマトリックス以外の他
の応用に用いることもできるＯ

【図面の簡単な説明】

第１図は、本発明半導体デノくイスの第１賽施例の平面
図を線図的に示す図、 第２図は、この纂ｌ実施例の第１図の璽−画線における
断面を線図的に示す図、 第８図は、この第１爽施例のソース電極領域からドレイ
ン電極領域への断面を線図的に示す図、第４図は、第１
実施例の変形例の対応する断面ｔ−線図的に示す図、 第５図及び第６図は、本発明半導体テノ（イスの他の変
形例の断面を線図的に示す図、 第７図は、本発明半導体テノ（イスの第２実施例に関連
する電気回路図、 第８図は、第２実施例の平面図を線図的に示す図） ＠９図〜第１２図は、ｖＪ２実施例の断面を線図的に示
す図、 第１８図は、本発明半導体デバイスの動作を説明するた
めの電気回路図、 第１４図、第１６図及び第１６図は、本発明半導体デバ
イスと共に半導体本体に好適に集積化することのできる
電源電圧安定化回路の電気回路図、第１７図及び第１８
図は、集積化形態でのこの安定化回路の実施例のそれぞ
れ平面及び断面の一部を線因的に示す図、 第１９図〜＠２５図は、本発明方法の実施例音用いる製
造中の異なる段階における牛導体テバイスを示す”図で
ある。 ｌ・・・半導体本体　　　　８．４・・・電極領域５．
６・・・整流接合　　　７・・・共通半導体領域８・・
・能動半導体領域　　９・・・厚い絶縁層ｌＯ・・・薄
い絶縁層　　　１１　、１２・・・副層１７・・・遷移
領域　　　　　１８・・絶縁層１９　、２０・・・導体
トラック２８・・・Ｎ型基板領域２４・・・窓７０・・
・メモリマトリックス７１　、７２・・・書込ライン　
７８　、７４・・・ワードライン７６　、７６・・Ｗｊ
ｌビットライン フ７，７８・・・第２ビツトライン １８１　、１８２　、１８８・・・デコーダｌｓ６・・
・Ｎチャンネルトランジスタ１８７・・・Ｐチャンネル
トランジス〉１４８・・・基準ダイオード　１８０・・
・酸化マスク１８１・・ホトラッカ一層パターン １８４・・・窃化シリコン鳩。 Ｆｔ６．７

Claims (1)

1. 【特許請求の範囲】 Ｌ　絶縁ゲート電極を有する少くとも記憶場所を有する
   半導体本体を具える半導体デバイスであって、この半導
   体本体は、電極として機能する電極領域に少なくとも隣
   接する表面を有し、この電極領域は、この電極領域及び
   前記記憶場所に共通の第１導電型の半導体領域と整流接
   合を形成し、前記電極領域は表面上でみて、＊！勤半導
   体領域に連続し、この能動半導体領域は、一定の部分が
   隣接電極領域によって定められ且つ少なくとも他の部分
   がフィールド絶縁層として機能する厚い絶縁層によって
   定められる境界を有し、薄い絶縁層を前記能動領域上に
   設け、この薄い絶縁層は少くとも第１及び第２副層を具
   え、この第２副層を、前記副層によって前記能動領域か
   ら分離し、前記ｊＡｌ副層と前記第２１１１層との間の
   界面に及び又はこの界面の付近に境界層を設′け、この
   境界層内には前記記憶場所の情報内容を冗める電荷を蓄
   積することができ、前記能動領域から絶縁されたゲート
   電極を前記副層上に延在させ、このゲート電極を、前記
   フィールド絶縁層によって定められる前記能動領域の境
   界の更に他の部分で前記フィールド絶縁層上に延在させ
   九半導体デバイスにおいて、電荷蓄積用の前記境界層が
   、前記能動領域よりも小さく且つ前記フィールド絶縁に
   よ・つて定められた前記能動領域の境界の他の部分から
   一定の距離に位置する領域に制限される拡がりを有し、
   前記ゲート電極を１．境界のこの他の部分と、電荷蓄積
   用の境界層が存在しない薄い絶縁層の部分上に前記境界
   層によって占められる領域との間に延在させたことを特
   徴とする半導体デバイス。 龜　特許請求の範囲第１項に記載の半導体デバイスにお
   いて、前記記憶場所が、少なくともソース電極領域とド
   レイン電極領域とを具えるメモリトランジスタの一部を
   形成し、前記能動半導体領域を、これらソース電極領域
   とドレイン電極領域との間に設け、前記第１及び第２副
   層を具える薄い絶縁層が、前記メモリトランジスタに対
   するゲート絶縁層を構成することを特徴とする半導体デ
   バイス。 ＆　特許請求の範囲第１項又は第３項に記載の半導体デ
   バイスにおいて、前記記憶場所を、情報の状態に基づい
   て、２つの異なる状態にすることができ、−万の状態に
   おいてはしきい値電圧は正であり、他方の状態において
   はしきい値電圧は負であり、前記しきい値電圧は第１導
   電型とは反対の第３導電型の導電層が、前記記憶場所内
   のゲート電極の下側に存在しなくなる電圧であることを
   特徴とする半導体デバイス。 ４Ｌ　　％許請求の範囲第１項、第３項又は第８項に記
   載の半導体デバイスにおいて、前記ゲート電極の下側に
   位置し且つ電゛荷蓄積用の境界層が存在しない前記薄い
   絶縁層の部分における領域での前記しきい値電圧が、第
   １導電型とは反対の１！ｓ２導電型の反転層をこの領域
   でゲート電極に供給される電圧によってのみ形成するこ
   とのできる値を有することを特徴とする半導体デバイス
   。 ＩＬ　　特許請求の範囲第１項から第４項のいずれかに
   記載の半導体デバイスにおいて、前記ゲート電極の下側
   に位置し且つ電荷蓄積用の境界層が存在しない前記薄い
   絶縁層の部分が、前記しきい値電圧が前記ゲート電極と
   情報内容を読取るための前記記憶場所の電極領域との間
   に供給される電圧よりも大きくなるような厚さを有する
   ことを特徴とする半導体デバイス。 ＆　特許請求の範囲第１項から第６項のいずれかに記載
   の半導体デバイスにおいて、前記ゲート電極の下側に位
   置し且つ電荷蓄積用の境界層が存在しない前記薄い絶縁
   層の部分の厚　　　゛さを、フィールド絶縁層として働
   く前記厚い絶縁層の隣接部分の厚さの少なくとも１４ｏ
   とし九ことを特徴とする半導体デバイス。 １　％許請求の範囲第１項から第６項のいずれかに記載
   の半導体デバイスにおいて前記ゲート電極の下側に位置
   し且つ電荷蓄積用の境界層が存在しない前記薄い絶縁層
   の部分の厚さを、前記第１及び第２副層と電荷蓄積用の
   前記境界層とを具える薄い絶縁層の部分の厚さよりも大
   きくしたことを４１１Ｆ徴とする半導体デバイス。 ＆　特許請求の範囲ｔＪｐＪ１項から第７項のいずれか
   に記載の半導体テバイスにおいて、前記絶縁ゲート電極
   が第１ゲート電極を構成し、少なくとも第２絶縁ゲート
   電極は、前配能鋤半導体領域及び前記薄い絶縁層上を延
   在し、電荷蓄積用の前記境界層は、前記第２ゲート電極
   の下側の前記薄い絶縁層内に存在せず、前記第２ゲート
   電極は、表面上で見て、前記第１ゲート電極と前記電極
   領域との間に設け、前記薄い絶縁層の厚さを、実際には
   、前記第１ゲート電極の下側に位置し且つ電荷蓄積用の
   境界層が存在しない前記薄い絶縁層の部分の厚さに等し
   くしたことを特徴とする半導体デバイス。 １　半導体デバイスを製造するにあたり、半導体本体の
   表面に、製造すべき半導体デバイスのフィールド絶縁層
   のパターンに相当するパターンを有する厚い絶縁層を設
   け、このパターンは、１個以上の記憶場所に対して絶縁
   層を得るために、回路素子を設けるための表面の自由な
   部分を残し、前記半導体本体に、電荷蓄積用の境界層を
   得るのに適した薄い第１絶縁層を設け、この薄い第１絶
   縁層は、設けられる記憶場所の領域において、この層が
   表面の露出部分に設けられ且つ前記厚い絶縁層から一定
   の距離に延在する前記薄い第１絶縁層が延在する少くと
   も２個の対向縁部を有するようなパターンを有し、回路
   素子を設けるために予定され且つ前記第１絶縁層によっ
   て被覆されない表面の前記部分の残りの部分を、薄い第
   ２絶縁鳩によって被覆し、前記第１及び第２の薄い絶縁
   層と前記厚い絶縁層とを部分的に橿う適切な材料のゲー
   ト電極を設け１ゲート電極によって橿われない前記薄い
   第１絶縁層の部分を除去し、回路素子を設けるために予
   定される表面の部分上に存在する前記薄い第１絶縁層の
   残りの部分を、前記厚い絶縁層から一定の距離にその全
   体の周囲にそって設けることを特徴とする半導体デバイ
   スの製造方法。