JPS58162054A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58162054A JPS58162054A JP57045072A JP4507282A JPS58162054A JP S58162054 A JPS58162054 A JP S58162054A JP 57045072 A JP57045072 A JP 57045072A JP 4507282 A JP4507282 A JP 4507282A JP S58162054 A JPS58162054 A JP S58162054A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- region
- conductivity type
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この４＠明は、相補形ＭＯ８集積回路装置（ＣＭＯθ工
ａ）の改喪に関するものである。
ａ）の改喪に関するものである。
ＣＭＯ８ＩＯは消費電力が少なく、動作電源電圧範囲が
広い等の利点を持っているので、近年急激に広く利用さ
れる様になった。しかし、この０Ｍ０８ＩＣは同一基板
上にＰチャンネルＭＯ８）ランジスタとｎチャンネルＭ
０８トランジスタとが形成されるので、これらを構成す
るＰ膨拡散層とｎ膨拡散層との間で寄生バイポーラトラ
ンジスタが形成され、ラッチアップと呼ばれる０Ｍ０８
ＩＣ独特の現象を生じ、この現象の為に素子の破壊が発
生し、０Ｍ０８ＩＯの最大の欠点と言われている。
広い等の利点を持っているので、近年急激に広く利用さ
れる様になった。しかし、この０Ｍ０８ＩＣは同一基板
上にＰチャンネルＭＯ８）ランジスタとｎチャンネルＭ
０８トランジスタとが形成されるので、これらを構成す
るＰ膨拡散層とｎ膨拡散層との間で寄生バイポーラトラ
ンジスタが形成され、ラッチアップと呼ばれる０Ｍ０８
ＩＣ独特の現象を生じ、この現象の為に素子の破壊が発
生し、０Ｍ０８ＩＯの最大の欠点と言われている。
第１図祉、０ＭＯ８回路の最小単位を示す構造図で、第
２図は、その回路構成図である。第１図ではｎ形基板を
用いた０ＭＯ８の例で（１）はｎ形基板、（２）はｎチ
ャンネルトランジスタを形成するためのアイランド領域
（３）ｔＸ、ＰチャンネルトランジスタのソースΦドレ
イン、（４）は、基板を回路上鏝も高い電位にする為の
ｎ影領域、（５）はｎチャンネルトランジスタのソース
−ドレイン、（６）はアイランド領域（２）を回路上乗
も低い電位にする為のＰ影領域である。（７）は絶縁層
、（ｓ）扛起線層である。第２図に於いて０点は回路上
最本高い電位、ｄ点は回路上［４低い電位が印加される
。第１図で、Ｐチャンネルトランジスタのドレイン−基
板間及びアイランド領域とｎチャンネルトランジスタの
ドレイン間には、第２図の（ｉＣＸ））＆び（１０１）
で示した寄生ダイオードが入ってしまい、これらのダイ
オードにサージ等で順方向電流が流れるとラッチアップ
現象が発生する。そこで、第３図に示す様Ｋ。
２図は、その回路構成図である。第１図ではｎ形基板を
用いた０ＭＯ８の例で（１）はｎ形基板、（２）はｎチ
ャンネルトランジスタを形成するためのアイランド領域
（３）ｔＸ、ＰチャンネルトランジスタのソースΦドレ
イン、（４）は、基板を回路上鏝も高い電位にする為の
ｎ影領域、（５）はｎチャンネルトランジスタのソース
−ドレイン、（６）はアイランド領域（２）を回路上乗
も低い電位にする為のＰ影領域である。（７）は絶縁層
、（ｓ）扛起線層である。第２図に於いて０点は回路上
最本高い電位、ｄ点は回路上［４低い電位が印加される
。第１図で、Ｐチャンネルトランジスタのドレイン−基
板間及びアイランド領域とｎチャンネルトランジスタの
ドレイン間には、第２図の（ｉＣＸ））＆び（１０１）
で示した寄生ダイオードが入ってしまい、これらのダイ
オードにサージ等で順方向電流が流れるとラッチアップ
現象が発生する。そこで、第３図に示す様Ｋ。
ダイオード（１ｍ）ｔ （１０１）と並列に、ＰＭダ
イオードより順方向電圧の低いショットキバリヤダイオ
ード（１０２）、 （ＭＸ５）を付加する事が考えら
れる。
イオードより順方向電圧の低いショットキバリヤダイオ
ード（１０２）、 （ＭＸ５）を付加する事が考えら
れる。
しかしながら、第１図の構造では、第４図に示す様に１
シヨツトキバリヤダイオードは、基板にヨットキバリャ
ダイオードは、回路上乗も高い電位である０点に対して
しか作れず、第３図に於ける（ＩＯ２）の様な位置にシ
ョットキバリヤダイオードを構成する事はできない。
シヨツトキバリヤダイオードは、基板にヨットキバリャ
ダイオードは、回路上乗も高い電位である０点に対して
しか作れず、第３図に於ける（ＩＯ２）の様な位置にシ
ョットキバリヤダイオードを構成する事はできない。
本発明は、上記のような点に鑑み回路上の任意の個所間
に、ショットキダイオードを構成できる様に考案したも
ので、エピタキシャル層を用い、埋込層とアイランド領
域で囲まれた電位的にフローティングなエピタキシャル
層上にショットキバリヤダイオードを構成する様にした
ものである。
に、ショットキダイオードを構成できる様に考案したも
ので、エピタキシャル層を用い、埋込層とアイランド領
域で囲まれた電位的にフローティングなエピタキシャル
層上にショットキバリヤダイオードを構成する様にした
ものである。
以下、この発明をｎ形基板で構成される０Ｍ０８工ＯＫ
適用した例である第６図および第７図について説明する
。第６図に於いて、ｒ形基板（１）上、「形エピタキシ
ャル層（６を成長させる。この時、ショットキバリヤダ
イオードが形成される個所の基板上にＰ形の埋込層（９
）を入れておく。さらにこの埋込層（９）に達しかつｒ
形エピタキシャル層（０の一部を取り囲むようにｆ形分
離領域αＱを形成する。
適用した例である第６図および第７図について説明する
。第６図に於いて、ｒ形基板（１）上、「形エピタキシ
ャル層（６を成長させる。この時、ショットキバリヤダ
イオードが形成される個所の基板上にＰ形の埋込層（９
）を入れておく。さらにこの埋込層（９）に達しかつｒ
形エピタキシャル層（０の一部を取り囲むようにｆ形分
離領域αＱを形成する。
そしてｆ形分離領域αＱの一部分に、２形分離領域（６
）を拡散し、回路上乗も低い電位であるｄ点に接続する
０これらのＰ影領域すなわち埋込層（９）およびｒ形分
離領域αＱで囲まれた「形エピタキシャル層上に、ショ
ットキバリヤダイオードのアノード（θ）及びカソード
のコンタクトを取る為のｎ＋％領域（４）を構成する。
）を拡散し、回路上乗も低い電位であるｄ点に接続する
０これらのＰ影領域すなわち埋込層（９）およびｒ形分
離領域αＱで囲まれた「形エピタキシャル層上に、ショ
ットキバリヤダイオードのアノード（θ）及びカソード
のコンタクトを取る為のｎ＋％領域（４）を構成する。
（７）は、ショットキバリヤダイオードのカソードであ
る。
る。
第６図に於いて、ショットキバリヤダイオードのカソー
ドとなる１形エピタキシヤル領域は、Ｐ影領域で囲まれ
、Ｐ影領域は回路上乗も低い電位に接続されているので
、このＰ−ｄジャンクションは常に逆バイアス状態とな
っているのでショットキバリヤダイオードのカソードと
なるｎ−形エピタキシャル領域は、回路上の任意な電位
を印加することが、可能である。第８図は、第６図の等
価回路図であるが、第５図の場合と異なり、（力点は、
回路上の任意な電位に接続する事が可能となり、第３図
の（１０２Ｌ （１０３）の何れのショットキバリヤ
ダイオードも構成する事ができる。第６図の０点のＣ形
エピタキシャル層の金属を、自由に選択する事によシ任
意の順方向電圧を得る事が可能ヤある。
ドとなる１形エピタキシヤル領域は、Ｐ影領域で囲まれ
、Ｐ影領域は回路上乗も低い電位に接続されているので
、このＰ−ｄジャンクションは常に逆バイアス状態とな
っているのでショットキバリヤダイオードのカソードと
なるｎ−形エピタキシャル領域は、回路上の任意な電位
を印加することが、可能である。第８図は、第６図の等
価回路図であるが、第５図の場合と異なり、（力点は、
回路上の任意な電位に接続する事が可能となり、第３図
の（１０２Ｌ （１０３）の何れのショットキバリヤ
ダイオードも構成する事ができる。第６図の０点のＣ形
エピタキシャル層の金属を、自由に選択する事によシ任
意の順方向電圧を得る事が可能ヤある。
なお、上記実施例では、ｎ形基板を用いたＱＭＯＢＩＯ
に関して述べたが、Ｐ形基板のＱＭＯＢＩＯへの応用も
可能である。また、第６図のｆ形分離領域ＱＯは、ｎチ
ャンネルトランジスタが形成される、アイランド領域と
同時に形成する事も可能である。バイポーラトランジス
タとＭＯＳ）ランジスタが混在して用いられるバイモス
集積回路等への応用も考えられる。
に関して述べたが、Ｐ形基板のＱＭＯＢＩＯへの応用も
可能である。また、第６図のｆ形分離領域ＱＯは、ｎチ
ャンネルトランジスタが形成される、アイランド領域と
同時に形成する事も可能である。バイポーラトランジス
タとＭＯＳ）ランジスタが混在して用いられるバイモス
集積回路等への応用も考えられる。
以上のようにこの発明によれば、０Ｍ０８ＩＣにおいて
ラッチアップ防止用のショットキーダイオードを容易に
形成することができ、０Ｍ０８ＩＯの信頼性を高めるこ
とができる。
ラッチアップ防止用のショットキーダイオードを容易に
形成することができ、０Ｍ０８ＩＯの信頼性を高めるこ
とができる。
第１図は、ｎ形基板を用いた従来の０Ｍ０８ＩＣの断面
構造図、第２図は、第１図の等価回路構成を示す図。 第３図は、ラッチアップ対策にショットキバリヤダイオ
ードを用いた回路図。 第番図紘、従来の構造において構成できるショットキバ
リャダイオードの断面構造図、第５図はその等価回路図
、第６図は、本発明の一実施例を示す断面構造図、第７
図は第６図の■−■線からみた平面図、第８図は、その
等価回路図である０図中、（１）ｔｉｎ−形基板、（Ｏ
はＣ形エピタキシャル層、（３）はＰチャンネルトラン
ジスタのソース・ドレイン、（４）はｎ＋形層、（５）
はｎチャンネルトランジスタのソース・ドレイン、（６
）は？形層、（７）は絶縁層、（８）は配線層、（９）
はＰ形麿込層、０ＱはＰ−形分離領域、である。 なお、図中同一符号は同一また社相当部分を示す。 代理人 葛野信− 第１図 第２図 第３゜ 第４図 し 第６図 第７図 第９図
構造図、第２図は、第１図の等価回路構成を示す図。 第３図は、ラッチアップ対策にショットキバリヤダイオ
ードを用いた回路図。 第番図紘、従来の構造において構成できるショットキバ
リャダイオードの断面構造図、第５図はその等価回路図
、第６図は、本発明の一実施例を示す断面構造図、第７
図は第６図の■−■線からみた平面図、第８図は、その
等価回路図である０図中、（１）ｔｉｎ−形基板、（Ｏ
はＣ形エピタキシャル層、（３）はＰチャンネルトラン
ジスタのソース・ドレイン、（４）はｎ＋形層、（５）
はｎチャンネルトランジスタのソース・ドレイン、（６
）は？形層、（７）は絶縁層、（８）は配線層、（９）
はＰ形麿込層、０ＱはＰ−形分離領域、である。 なお、図中同一符号は同一また社相当部分を示す。 代理人 葛野信− 第１図 第２図 第３゜ 第４図 し 第６図 第７図 第９図
Claims (3)
- （１）同一の半導体基板内にＰチャンネルＭＯＢトラン
ジスタとＮチャンネルＭｏｂ）ランジスタを形成する事
によ多構成される相補形ＭＯＩＩ集積回路に於いて、第
１の導電形基板上に形成され九第１導電形のエピタ午シ
ャル層、この千ビタキシャル層の一部を取り囲むように
形成され九第２の導電形の分離領域、上記ｆａ１導、電
形基板上に上記分離領域とつながるように形成された第
２の導電形の埋込層、および上記分離領域と柵込層とで
囲まれた上記エピタキシャル層部分に形成されたショッ
トキバリヤダイオードを備え要事を特徴とする半導体集
積回路装置。 - （２） 上記分離領域を、相補形ＭＯ８トランジスタ
を形成するために半導体基板内に設けられるアイランド
部分と同時に形成し要事を特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 - （３） 第１の導電形をｎ形、第２の導電形をＰ形と
した特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045072A JPS6050062B2 (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045072A JPS6050062B2 (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58162054A true JPS58162054A (ja) | 1983-09-26 |
| JPS6050062B2 JPS6050062B2 (ja) | 1985-11-06 |
Family
ID=12709133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045072A Expired JPS6050062B2 (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050062B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161653U (ja) * | 1983-04-14 | 1984-10-29 | 日本電気株式会社 | 半導体装置 |
| JPS59191371A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 相補型ｍｏｓ電界効果装置 |
| JPS61104661A (ja) * | 1984-10-29 | 1986-05-22 | Hitachi Ltd | 半導体装置 |
| JP2008505487A (ja) * | 2004-06-30 | 2008-02-21 | フリースケール セミコンダクター インコーポレイテッド | ショットキー素子及びその形成方法 |
-
1982
- 1982-03-19 JP JP57045072A patent/JPS6050062B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161653U (ja) * | 1983-04-14 | 1984-10-29 | 日本電気株式会社 | 半導体装置 |
| JPS59191371A (ja) * | 1983-04-14 | 1984-10-30 | Nec Corp | 相補型ｍｏｓ電界効果装置 |
| JPS61104661A (ja) * | 1984-10-29 | 1986-05-22 | Hitachi Ltd | 半導体装置 |
| JP2008505487A (ja) * | 2004-06-30 | 2008-02-21 | フリースケール セミコンダクター インコーポレイテッド | ショットキー素子及びその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6050062B2 (ja) | 1985-11-06 |
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