JPS63252464A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63252464A JPS63252464A JP62087800A JP8780087A JPS63252464A JP S63252464 A JPS63252464 A JP S63252464A JP 62087800 A JP62087800 A JP 62087800A JP 8780087 A JP8780087 A JP 8780087A JP S63252464 A JPS63252464 A JP S63252464A
- Authority
- JP
- Japan
- Prior art keywords
- well
- substrate
- conductivity type
- layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特にツインウェル構造を有する
ＣＭＯ３半導体装置に関するものである。
ＣＭＯ３半導体装置に関するものである。
第２図は従来のツインウェルＣＭＯＳインバータを、そ
のラッチアップを引き起こす寄生バイポーラトランジス
タとともに示す断面図であり、図において、１はＰ−ウ
ェル、２はＮ−ウェル、３はＮチャネルＭＯ３ＦＥＴ、
４はＰチャネルＭＯ３ＦＥＴであり、Ｐ型半導体基板１
２はＰ型拡散Ｊｉｉ５ａを、又Ｐ−ウェル１はＰ型拡散
Ｊｉ５ｂを介して接地されており、Ｎ−ウェル２はＮ型
拡散層６を介して電源Ｖｃｃに接続されている。ＶＩＭ
はインバータの入力、ＶＯＵ？はインバータの出力、７
．８は寄生バイポーラトランジスタ、９ａ、９ｂはＰ型
半導体基板１２の電気抵抗、１０はＮ−ウェル２の電気
抵抗、１１はＰ−ウェルｌの電気抵抗である。ここでＰ
チャネルＭＯＳ Ｆ ＥＴ ４のソースが電源Ｖｃｃに
、ドレインがＮチャネルＭＯ３ＦＥＴ３のドレインに、
又ＮチャネルＭＯ３ＦＥＴ３のソースが接地電位に接続
されており、これらはＣＭＯＳインバータを構成してい
る。
のラッチアップを引き起こす寄生バイポーラトランジス
タとともに示す断面図であり、図において、１はＰ−ウ
ェル、２はＮ−ウェル、３はＮチャネルＭＯ３ＦＥＴ、
４はＰチャネルＭＯ３ＦＥＴであり、Ｐ型半導体基板１
２はＰ型拡散Ｊｉｉ５ａを、又Ｐ−ウェル１はＰ型拡散
Ｊｉ５ｂを介して接地されており、Ｎ−ウェル２はＮ型
拡散層６を介して電源Ｖｃｃに接続されている。ＶＩＭ
はインバータの入力、ＶＯＵ？はインバータの出力、７
．８は寄生バイポーラトランジスタ、９ａ、９ｂはＰ型
半導体基板１２の電気抵抗、１０はＮ−ウェル２の電気
抵抗、１１はＰ−ウェルｌの電気抵抗である。ここでＰ
チャネルＭＯＳ Ｆ ＥＴ ４のソースが電源Ｖｃｃに
、ドレインがＮチャネルＭＯ３ＦＥＴ３のドレインに、
又ＮチャネルＭＯ３ＦＥＴ３のソースが接地電位に接続
されており、これらはＣＭＯＳインバータを構成してい
る。
この様なＣＭＯＳインバータでは入力信号Ｖ工が両ＭＯ
３ＦＥＴ３．４のゲートに印加されて、■いと逆相の信
号が■。ＬＩＴとして出力される。
３ＦＥＴ３．４のゲートに印加されて、■いと逆相の信
号が■。ＬＩＴとして出力される。
この様なＣＭＯ３構成の半導体装置では、第２図に示す
様に、寄生バイポーラトランジスタによるサイリスタ回
路が形成され、雑音電流が引き金となって電源Ｖｃｃか
ら接地レベルに大電流が流れてしまう、いわゆるランチ
アップ現象が起きる場合がある。特に、高集積化される
につれてデバイスを構成する素子間の距離は小さくなり
、ウェルの深さは浅（なってい（ため、第２図における
寄生バイポーラトランジスタ７．８のベース幅が小さく
なっていき、益々、ラッチアップが起こり易くなる。
様に、寄生バイポーラトランジスタによるサイリスタ回
路が形成され、雑音電流が引き金となって電源Ｖｃｃか
ら接地レベルに大電流が流れてしまう、いわゆるランチ
アップ現象が起きる場合がある。特に、高集積化される
につれてデバイスを構成する素子間の距離は小さくなり
、ウェルの深さは浅（なってい（ため、第２図における
寄生バイポーラトランジスタ７．８のベース幅が小さく
なっていき、益々、ラッチアップが起こり易くなる。
そもそもラッチアップは外来雑音によりウェルあるいは
半導体基板の電位が変動し、寄生バイポーラトランジス
タがＯＮ状態になると起こり始める。第２図について説
明すると、例えば■。Ｕ７からの雑音によりＮ−ウェル
２の電位が下がり、寄生バイポーラトランジスタ８のベ
ース・エミッタ間電圧が大きくなると、このトランジス
タ８がＯＮ状態になり、電源Ｖｃｃからトランジスタ８
を介して正札がＰ型半導体基板１２を経てＰ−ウェル１
に流れ込み、Ｐ−ウェル１の電位が上昇し、寄生バイポ
ーラトランジスタ７のベース・エミッタ間電圧が大きく
なると、このトランジスタ７がＯＮ状態になり、電子が
接地レベルからトランジスタ７を介し、基板１２を経て
Ｎ−ウェル２に流れ込み更にＮ−ウェル２の電位を下げ
ることになる、といった具合に正帰還がかかり、電源Ｖ
ｃｃから接地に大電流が流れる。
半導体基板の電位が変動し、寄生バイポーラトランジス
タがＯＮ状態になると起こり始める。第２図について説
明すると、例えば■。Ｕ７からの雑音によりＮ−ウェル
２の電位が下がり、寄生バイポーラトランジスタ８のベ
ース・エミッタ間電圧が大きくなると、このトランジス
タ８がＯＮ状態になり、電源Ｖｃｃからトランジスタ８
を介して正札がＰ型半導体基板１２を経てＰ−ウェル１
に流れ込み、Ｐ−ウェル１の電位が上昇し、寄生バイポ
ーラトランジスタ７のベース・エミッタ間電圧が大きく
なると、このトランジスタ７がＯＮ状態になり、電子が
接地レベルからトランジスタ７を介し、基板１２を経て
Ｎ−ウェル２に流れ込み更にＮ−ウェル２の電位を下げ
ることになる、といった具合に正帰還がかかり、電源Ｖ
ｃｃから接地に大電流が流れる。
本発明は、上記の様な問題を解決するためになされたも
ので、ラッチアンプ現象が起こりにくいＣＭＯ３半導体
装置を得ることを目的としている。
ので、ラッチアンプ現象が起こりにくいＣＭＯ３半導体
装置を得ることを目的としている。
本発明に係る半導体装置はウェルあるいは基板の電位が
変動しにくい様なデバイス構造を実現すれば、ラッチア
ップを防ぐことが出来ることに着目し、導電型が基板と
逆であるウェルと基板との間に、導電型が基板と同一で
基板よりも不純物濃度が高い高濃度層を設けたものであ
る。
変動しにくい様なデバイス構造を実現すれば、ラッチア
ップを防ぐことが出来ることに着目し、導電型が基板と
逆であるウェルと基板との間に、導電型が基板と同一で
基板よりも不純物濃度が高い高濃度層を設けたものであ
る。
本発明においては、導電型が基板と逆のウェルと基板と
の間に導電型が基板と同一で、基板よりも高濃度の層を
設けたから、このウェルと基板の間の容量が大きくなり
、一方基板の電位は安定しており、このウェルの電位変
動を抑えることが出来、これによりランチアップを起こ
りにく（することが出来る。
の間に導電型が基板と同一で、基板よりも高濃度の層を
設けたから、このウェルと基板の間の容量が大きくなり
、一方基板の電位は安定しており、このウェルの電位変
動を抑えることが出来、これによりランチアップを起こ
りにく（することが出来る。
一般にツインウェルＣＭＯ３半導体装置では、この半導
体装置を構成する各素子は全てＰ−ウェルもしくはＮ−
ウェル上に形成され、半導体基板の部分には形成されな
い。従って、半導体基板の電位は雑音を受けにくく変動
しにくい、これに対し、両ウェルは上記素子の動作に伴
って変動し易い。又、Ｐ−ウェルとＮ−ウェルを比べた
場合、導電型が半導体基板と逆のウェルはＰＮ接合容量
を介して基板と結合していることになり、他方のウェル
に比べて変動し易いと言える。
体装置を構成する各素子は全てＰ−ウェルもしくはＮ−
ウェル上に形成され、半導体基板の部分には形成されな
い。従って、半導体基板の電位は雑音を受けにくく変動
しにくい、これに対し、両ウェルは上記素子の動作に伴
って変動し易い。又、Ｐ−ウェルとＮ−ウェルを比べた
場合、導電型が半導体基板と逆のウェルはＰＮ接合容量
を介して基板と結合していることになり、他方のウェル
に比べて変動し易いと言える。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＣＭＯＳインバータを
示し、図において１〜６及び１２は第２図と同一のもの
を示し、１３はＰ型半導体基板１２とＮ−ウェル２との
間に形成されＰ型半導体基板１２より不純物濃度が高い
高濃度Ｐ゛層である。
示し、図において１〜６及び１２は第２図と同一のもの
を示し、１３はＰ型半導体基板１２とＮ−ウェル２との
間に形成されＰ型半導体基板１２より不純物濃度が高い
高濃度Ｐ゛層である。
この様な構成のＣＭＯＳインバータでは高濃度２１層１
３をＮ−ウェル２とＰ型半導体基板１２との間に設けた
ので、Ｎ−ウェル２とＰ″層１３の間の空乏層幅は上記
高濃度Ｐ″Ｎ１３が無い場合に比して狭くなっている。
３をＮ−ウェル２とＰ型半導体基板１２との間に設けた
ので、Ｎ−ウェル２とＰ″層１３の間の空乏層幅は上記
高濃度Ｐ″Ｎ１３が無い場合に比して狭くなっている。
従ってＰＮ接合容量もＰ゛層１３を設けた方が太き（な
り、一方、半導体基板１２の電位は安定しているので、
その容量の効果により、Ｎ−ウェル２の電位変動を抑え
ることが出来、これによりラッチアップを起こりにくく
することが出来る。
り、一方、半導体基板１２の電位は安定しているので、
その容量の効果により、Ｎ−ウェル２の電位変動を抑え
ることが出来、これによりラッチアップを起こりにくく
することが出来る。
なお、上記実施例ではＰ型半導体基板の場合を示したが
、これはＮ型半導体基板であってもよく、この場合にも
同様の効果を奏する。
、これはＮ型半導体基板であってもよく、この場合にも
同様の効果を奏する。
又、上記実施例ではＰ型半導体基板電位を接地レベルに
しているが、これは接地レベルに限らず他の固定電位で
あっても構わない。
しているが、これは接地レベルに限らず他の固定電位で
あっても構わない。
以上の様に、この発明によれば導電型が半導体基板と逆
のウェルと半導体基板との間に、導電型が半導体基板と
同じで該半導体基板より不純物濃度が高い高濃度層を設
けたので、ラッチアンプが起こりにくい半導体装置を得
ることが出来る。
のウェルと半導体基板との間に、導電型が半導体基板と
同じで該半導体基板より不純物濃度が高い高濃度層を設
けたので、ラッチアンプが起こりにくい半導体装置を得
ることが出来る。
第１図は本発明の一実施例によるＣＭＯＳインバータの
構造を示す図、第２図は従来のＣＭＯＳインバータの構
造及び寄生サイリスタ回路を示す図である。 １・・・Ｐ−ウェル、２・・・Ｎ−ウェル、３・・・Ｎ
チャネルＭＯ５ＦＥＴ、４・・・ＰチャネルＭＯ５ＦＥ
Ｔ。 ５ａ、５ｂ＝４”拡散層、６−Ｎ ”拡散層、１２・・
・Ｐ型半導体基板、１３・・・高濃度Ｐ“Ｎゆなお図中
同一符号は同−又は相当部分を示す。
構造を示す図、第２図は従来のＣＭＯＳインバータの構
造及び寄生サイリスタ回路を示す図である。 １・・・Ｐ−ウェル、２・・・Ｎ−ウェル、３・・・Ｎ
チャネルＭＯ５ＦＥＴ、４・・・ＰチャネルＭＯ５ＦＥ
Ｔ。 ５ａ、５ｂ＝４”拡散層、６−Ｎ ”拡散層、１２・・
・Ｐ型半導体基板、１３・・・高濃度Ｐ“Ｎゆなお図中
同一符号は同−又は相当部分を示す。
Claims (2)
- （１）第１導電型半導体基板の表面に形成した第１導電
型ウェル、第２導電型ウェルにそれぞれ第２、第１導電
型ソース・ドレイン拡散層を有する異なる導電型のＭＯ
Ｓトランジスタを形成してなる半導体装置において、 上記基板と上記第２導電型ウェルとの間に該基板よりそ
の不純物濃度が高い第１導電型半導体層を設けたことを
特徴とする半導体装置。 - （２）上記第１導電型はＰ型であり、上記第２導電型は
Ｎ型であることを特徴とする特許請求の範囲第１項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087800A JPS63252464A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62087800A JPS63252464A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63252464A true JPS63252464A (ja) | 1988-10-19 |
Family
ID=13925053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62087800A Pending JPS63252464A (ja) | 1987-04-09 | 1987-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63252464A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021858A (en) * | 1990-05-25 | 1991-06-04 | Hall John H | Compound modulated integrated transistor structure |
| US5122855A (en) * | 1988-01-29 | 1992-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device with latch-up prevention structure |
| US5478761A (en) * | 1989-11-24 | 1995-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of producing semiconductor device having first and second type field effect transistors |
| EP0858113A1 (en) * | 1997-01-31 | 1998-08-12 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| KR100641954B1 (ko) | 2004-07-12 | 2006-11-06 | 주식회사 하이닉스반도체 | 웰 접합 래치 업 현상을 방지하는 메모리 장치 |
-
1987
- 1987-04-09 JP JP62087800A patent/JPS63252464A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5122855A (en) * | 1988-01-29 | 1992-06-16 | Kabushiki Kaisha Toshiba | Semiconductor device with latch-up prevention structure |
| US5478761A (en) * | 1989-11-24 | 1995-12-26 | Mitsubishi Denki Kabushiki Kaisha | Method of producing semiconductor device having first and second type field effect transistors |
| US5021858A (en) * | 1990-05-25 | 1991-06-04 | Hall John H | Compound modulated integrated transistor structure |
| EP0858113A1 (en) * | 1997-01-31 | 1998-08-12 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| US5977592A (en) * | 1997-01-31 | 1999-11-02 | Oki Electric Industry Co., Ltd. | Semiconductor device having an improved structure and capable of greatly reducing its occupied area |
| KR100641954B1 (ko) | 2004-07-12 | 2006-11-06 | 주식회사 하이닉스반도체 | 웰 접합 래치 업 현상을 방지하는 메모리 장치 |
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