JPS58162149A - エラ−訂正符号化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明（寸、主たるディジタルデータの他に制御用情
報をも伝送することを可能とするエラー訂正符号化方法
に関する。

オーディオＰＯＭ信号などのディジタルデータを例えば
回転ヘッド形テープレコーダによって記録、再生する場
合に、記録しである信号の種類。

用途などを示す制御用情報を付加する場合が多い。制御
用情報としては、ステレオ放送及びコケ国語放送の何れ
のオーディオ信号かを示す制御信号、ノリエンファシス
がかけられているか否かを示す制御信号、ノイズ低減処
理がされているか否か及びその種類を示す制御信号、オ
ーディオチャンネルが書替えられた回数を示す制御信号
９選曲又はディスプレイ用の情報を含む制御信号などが
ある。

従来では、メインのディジタルデータとは別に制御信号
を挿入すると共に、制御信号も比較的重要なために、制
御信号に対して独自のエラー訂正符号化を行なうように
していた。したがって、メインのデータと別に特別な伝
送エリアを設ける必要があり、また、制御用信号に対し
て独自のエラー訂正用の符号器及び復号器を設けるため
に、構成が複雑となる問題点があった。

この発明は、かかる従来の問題点を解決するようにした
ものである。この発明は、符号化及び復号に必要で且つ
任意に定められる冗長コードを有するエラー訂正符号化
方法である。

以下、このようなエラー訂正符号化方法の一例である帰
還形のクロスインターリーブ用い、／ブロックで完結す
る符号化方法について説明する。

例えばオーディオＰＯＭ信号系列を所定数のサンプル（
ワード）毎に区切シ、これに対してエラー訂正用の冗長
コードを付加し、所定数のＰＯＭデータとエラー訂正コ
ードとの各々に互いに異なる遅延を与えるインターリー
ゾ操作を施し、更にエラー検出コードを付加して記録再
生することが行なわれている。このようなインターリー
ブのひとつとして、第１の配列状態にある所定数のＰＣ
Ｍワードに対して第１の冗長コードを付加し、インター
リーブ操作後の第一の配列状態にある所定数のＰＣＭワ
ードに対して第７の冗長コードを付加し、インターリー
ブ操作後の第二の配列状態にある所定数のＰＣＭワード
及び第１の冗長コードに対して第一の冗長コードを付加
するクロスインターリーブが提案されている。クロスイ
ンターリーブは、ＰＯＭデータの各ワードが第１の冗長
コードと第一の冗長コードとの夫々を生成する２つの系
列に含まれるので、単なるインターリーブに比べてエラ
ー訂正能力を向上させることができる。帰還形のクロス
インターリーブは、第１の冗長コードを生成する系列に
も第一の冗長コードを含ませるように第一の冗長コード
を第１の配列状態に帰還するものであって、更にエラー
訂正能力が向上する。

また、ブロック完結形の構成とすることによって、記録
位置がインターリーブブロック毎に異なったものとなシ
、インターリーブブロックを単位とする編集が容易とな
る。

即ち、帰還形のクロスインターリーブでブロック完結形
のエラー訂正符号化方法は、連続するＰ（３Ｍデータを
（ｍＸｎ）ワードの単位でもってブロック化し、との／
ブロック内のＰＯＭデータの各ワードが第１のエラー訂
正用の冗長コードの生成系列と第一のエラー訂正用の冗
長コードの生成系列との両者に含まれ、且つ上記／ブロ
ック内のＰＯＭデータの各ワードの上記第１及び第一の
エラー訂正用の冗長コードの生成系列が互いに相異なる
ようにされ、更に−Ｅ記第１のエラー訂正用の冗長コー
ドの生成系列に上記第２のエラー訂正用の冗長コードが
含まれると共に、上記第一のエラー訂正用の冗長コード
の生成系列に上記第１のエラー訂正用の冗長コードが含
まれるようにするものである。

以下、かかるエラー訂正符号化方法について説明すると
、第１図は、帰還形のクロスインターリーブであってブ
ロック完結形の符号器の構成を示している。オーディオ
ＰＯＭデータ等のＰＯＭデータを（ｎワード×ｍブロッ
ク）の／インターリープブロックにわける。Ｗ（ｍ　＋
　ｎ　）の表現において、ｍはインターリーブブロック
内のブロック番号を示し、ｎはインターリーブブロック
内のワード番号を示す。このインターリーブブロック内
の各ブロックのデータと第一のパリティから第１のパリ
ティデータＰｍが（ｍｏｄ、　２　）の加算器（白丸印
で示す）によって形成される。

また、第７図において、１は、インターリープ処理のた
めのメモリーを示す。メモリー１は、／インターリーブ
ブロック分のデータを記憶できる容量のものであって、
ｗ（ｍ、ｏ）＋　Ｗ（ｍ、１　）・・・・・・Ｗ　（ｍ
、ｎ−１）、　Ｐｍ　の各ワードに対して、互いにｄブ
ロックずつの差を持つような遅延を与えるように動作す
ると共に、パリディデータＱｍ＋ｄをｄ遅延させて帰還
させる。そして、第１のパリティＰは、第一のパリティ
Ｑを含んで形成される。

−０ 第一のパリティＱは、第１のパリティＰを含んで形成さ
れる。

ｋ＝０ 但し、ブロック番号に関しては、（ｍｏｄ、ｍ　）で計
算される。上の２式は、クロスインターリーブ条件を定
める。

ｋ＝。

即ち、（Ｑ、ｍ＠　Ｑｍ＋ｄ　）は、ｈに関係なく一義
的に定まる。同様にして のように（Ｐｍ＄　Ｐｍ＋ｄ　）は、Ｑｍに関係なく一
義的に定まる。

は、各項の差で定義され、Ｐｍ、Ｑｍの関係は、りロス
インターリーブ条件で定義される。したがっである７項
に初期値を代入することにより各項が決定される。

前述のクロスインターリーブ条件 において、初期値Ｑｏを例えば０とすると、各パリティ
は、下記のように順番に／ワードずつ決定されることに
々る。

ｋ＝０ に−０ ここで、ブロック完結形としていることから、ブロック
番号は、（ｍｏｄ、　ｎ　）であり、Ａｄ（ｍｏｄ、　
ｍ）＝０となる！ｄ（ブロック番号）が存在する。この
とき、（Ｑ、−ｇｄ　＝Ｑｏ　、Ｐ−ｇｄ　＝Ｐ　ｏ　
）となれば良い。この証明は、次のよう釦なされる。

ここで、（１−θ〜（−ｅ−ｉ＞＞なので、１ｄ　　も
１ｄ−（ｋ＋／）ａも同一ブロック番号が必らず７回ず
つ含まれている。したがって （ｕｄ、　＝　Ｑ、　＝　０ となる。また、（，８ｄ＝０）であるからに＝０ となる。

更に、ｎ個のＰＯＭデータ系列とコ個のＰＯＭデータ系
列とに対して、０．（Ｄ−ｄ）、Ｊ（Ｄ−ｄ）−・−・
・・・−１ｎ　（Ｄ−ｄ　）、　　（ｎ十／　）　（Ｄ
−ｄ　）　（ブロック）の各遅延を与えるメモリー２が
設けられる。この遅延の場合も、ブロック番号が（ｒｎ
ｏｄ、　ｍ　）でもって計算される。そして、メモリー
２で遅延されたデータ系列の夫々から取り出された（ｎ
＋２）ワードのデータがＯＲＯ発生器３に供給され、Ｏ
ＲＯコードが形成される。ＯＲＯコードは、（ｎ＋２）
個のワードに関するエラー検出用のものである。

上述のように、帰還形のクロスインターリーブでは、λ
つのパリティＰｍ、Ｑｍは、ｄずつはなれて決定される
。したがってｄとｍとが互いに素な場合には、ｍｄ　＝
　０　（ｍｏｄ、ｍ）となシ、Ｐｍ、Ｑ、ｍが夫々ｍ個
決定される。第２図は、（ｎワード×ｍブロック）を／
インターリーブブロックとするときの帰還形クロスイン
ターリーブにおけるデータ相互の関係を示している。

上述のように帰還形クロスインターリーブでは、ユつの
パリティ、　Ｐｍ　、　Ｑｍは、ｄブロックずつの間隔
でもって順次決定される。したがって、この単位遅延量
ｄと／インターリーブブロックのブロック数ｍとが互い
に素な場合には、（ｍｄ＝０（ｍｏｄ、ｍ　）　）とな
り、Ｐｍ、Ｑｍの夫々がｍ個決定される。

上述の説明では、簡単のため、初期値Ｑｏを０としだが
、この初期値Ｑｏとしては、任意のものを用いることが
できる。そこで、この発明では、初期値Ｑｏとして、前
述のような制御情報を表わすコードを用いるようになす
。この場合、／ワードの初期値を制御信号の／ワードと
対応させるのに限らず、連続する複数個のインタリープ
ブロックの各々に存在する複数ワードの初期値によって
制御信号の／単位を構成するようにしても良い。

なおｄとｍとが互いに素でない場合、即ち（ｍ＝ａＸｍ
’、ｄ＝ａＸｄ’）（ｍ’ｄ＝０（ｍｏａ、ｍ））の場
合には、各パリティがｍ′個しか定まらないことになる
。しかしながら、このときには、ａ個の初期値を決める
ととにより、ａ個の系列の帰還形クロスインターリーブ
とすればよい。

更に、上述のように二つのパリティを夫々生成するワー
ド系列が単位遅延量ｄの整数倍の距離でもって離れる線
形帰還形クロスインターリーブに限らず、このコつのパ
リティを夫々生成するワード系列間の距離が規則的でな
い非線形帰還形クロスインターリーブの構成としても良
い。

以下、この発明の一実施例について第３図及び第ｑ図を
参照して説明する。との一実施例は、非線形帰還形クロ
スインターリーブの場合である。

第３図に示すように（ｍ−θ〜／７’１．ｎ＝０〜Ｓ）
Ｃ／７！；ｘｂ＝１０！；θワード）を／インターリー
ブブロックとする。そしてλつのパリティＰｍ　ｒ　Ｑ
ｍは、下記のように定められる。

Ｑｍ−Ｐｍ＋　１８＄　Ｗ　（ｍ＋３ａ、　ｏ）ｅ　Ｗ
（ｍ＋５４＋　１　）ｅＷ　　（ｍ＋ｙ２，２）（９’
Ｗ（ＩＴＩ＋ｏｏ、ａ）＄　Ｗ　　ＧＴｌ＋１０８．４
）のｗ　（ｉｌ＋ｔ’２６＋　５） Ｐｍ＋ｌｓ　＝　Ｑｍ＋１■Ｗ（ｍ＋２ｓ、ｏ）Ｃ９Ｗ
（ｍ＋ａｓ、＋）ｅＷ（ｍ＋ｓ１．２）ｅＷ（ｍ＋６６
．３）ｅＷ　（ｍ＋ｖｓ、すｅＷ（ｍ＋９２．５）そし
て、初期値Ｑ。とじては、メモリーの対応するアドレス
に書込まれた制御データを用いる。上式で表わされる２
つのパリティを形成するには、まず／インターリーシブ
ロックの全てのＰＣＭデータをＲＡＭ　（ランダムアク
セスメモリー）に書込んでおき、ブロック番号（ブロッ
クアドレス）ｍを０から／７’ｌまで順次変えて、上式
のクロスインターリーブの条件を満足するブロックアド
レスをワード番号ｎ（ワードアドレス）と関連して生じ
させ、上式のＰＣＭデータを順次読出すようになされる
。そして、形成されたパリティをＲＡＭの対応するアド
レスに再び書込む。また、ＯＲＯコードを形成するとき
には、ＲＡＭからパリティデータ及びＰＣＭデータを読
出して、ＯＲＯコードを発生するようになされる。

第９図は、上述の一実施例忙おける符号器の構成を示し
、同図において、４で示す入力端子に／ワーｙｇ２′ッ
トのＰＣＭデータが供給される。また、５及び６の夫々
は（ｇ×／　７　＆）ワード以上の例えばＣｇｘ２にビ
ット）の容量を有するＲＡＭを示す。ＲＡＭ　５　、６
の一方は、ブロックアドレス及びワードアドレスが歩進
され、入力端子４からのＰＣＭデータを取）込む動作を
行ない、その他方は、クロスインターリーゾ条件を満足
するようにアドレスが制御され、以前の動作サイクルで
書込まれているＰＣＭデータを出力すると共に、エンコ
ーダ１１で形成された例えば２つのパリティデータを取
し込む動作を行なう。ＲＡＭ５．６の一方から読出され
たＰＣＭデータ及びパリティデータに対して、エンコー
ダ１１内のＣＲＣ発生器が形成したａＲａコードが付加
され、その出力端子１２に取シ出される。この例では、
各ブロック毎の６ワードのＰＣＭデータとコワードのパ
リティとに対して／乙ビットのＯＲＯコードが付加され
るようにされている。

ＲＡＭ５．５には、データ切替用のデータセレクタ７．
８及びアドレス切替用のアドレスセレクタ９゜１０が設
けられている。

ワードクロックＯＫが供給されるアドレスカウンタ１３
により、０から／７’ｌまで歩進するブロックアドレス
と、各ブロックアドレスにおいて０から５まで歩進する
ワードアドレスとが形成される。図示の例では、ＲＡＭ
　５にこのアドレスが供給され、ＰＣＭデータがＲＡＭ
　５に書込まれる。

また、二つのパリティデータを形成する場合には、前述
の数式で示したように初期値例えばＱ。を用いて、（Ｐ
１８→Ｑ１→Ｐ１９→Ｑ２→Ｐ２ｏ−＋Ｑ３→ｐ２１　
”曲）と夫々７７Ｓ個の２つのパリティが順番に決定さ
れる。この各パリティは、ＲＡＭ５．６の一方の対応す
るアドレスに書込まれる。このようなりロスインターリ
ーブを行なう場合のブロックアドレスがＲＯＭ　１４．
　　（ｍｏｄ、／　７！；　）即ち／７ｓ進のブロック
カウンタ１５．（ｍｏｄ、／’７５）のアダー１６によ
って形成され、またワードアドレスがワーＰり四ツクａ
Ｘが供給されるｇ進のワードカウンタ１７によって形成
される。１Ｍ５．６に供給される／／♂ットのアドレス
コードのうちの上位ｇ♂ビットブロックアドレスとされ
、下位３ビツトがワードアドレスとされる。

ワードカウンタ１γのキャリー出力がａ個に対して７個
の割合でブロックカウンタ１５に供給されると共に、ワ
ードアドレスがＲＯＭ　１４に供給される。前述の数式
で表わされるパリティＱｍ、Ｐｍを形成する場合、まず
、（ｍ−θ）の出力がブロックカウンタ１５から発生す
る。これと共Ｋ、パリティＰｍを形成するだめのモード
セレクトがＲＯＭ　１４に供給される。そしてワードカ
ウンタ１７から発生するワードアドレスが（θ〜７）に
変化するのと同期しＲＯＭ　１４から、Ｃ３ｂ、左１１
゜７．２，９０．１０ｇ、／２乙、／ｇ）のブロックア
ドレスがこの順番で発生し、アダー１６を介してＲＡＭ
　５　、６の一方（図示の例ではＲＡＭ　６）に与えら
れる。これによってＷ（３ｓ、　ｏ）、　Ｗ（５４，ｔ
）・・・・・・・・・Ｗ（１２８，５）（７）計６ワー
ドノＰＯＭデータカＲＡＭ６カら読出され、エンコーダ
１１内においてパリティＰ１８が形成され、このパリテ
ィＰ１８がＲ人Ｍ６の対応するアドレスに書込まれる。

このパリティＰ□８は、エンコーダ１１内のレジスタに
保存されている。

次に、　ＲＯＭ　１４に対するモードセレクトがパリテ
ィＱｍを形成するものに切替わる。この状態では、ブロ
ックカウンタ１５の出力は、まだＯである。そして、ワ
ードアドレスが変化するのと同期して、（２９，３！；
、５／、６乙、７ｇ、９２゜／）の順序でブロックアド
レスが発生し、アダー１６を介してＲＡＭ　（ｉに与え
られる。これによってＷ（２９，ｏ）、　Ｗ（３１１，
１）Ｉ−−・Ｗ（９２，ｓ）の計乙ワードのＰＯＭデー
タがＲＡＭ　ｆ３から読出され、エンコーダ１１内にお
いて（Ｑｌ＝Ｐｕ＋＄Ｗ（２９，ｏ）■・・山・ｅｗ（
９２゜５））の演算でもってパリティＱ１が形成され、
このパリティＱ１が対応するアドレスに書込まれる。

次に、ワードカウンタ１７のキャリー出力によってブロ
ックカウンタ１５が／進められ、（ｍ＝／）となされる
。この状態において、上述と同様の動作によってまずパ
リティＰ１９が形成され、次にパリティＱ２が形成され
る。更に、（ｍ＝−２）（ｍ＝３）・・・・・・（ｍ＝
／’７１Ｉ）の各段階において、上述の動作が繰り返さ
れ、全てのパリティが決定される。

そして、／インターリーブブロン２分のＰＯＭデータ及
びパリティが順次ＲＡＭ　６から読出され、各ブロック
毎のデータに対するｃＲｃコードが工〉′ニーダ１１に
おいて形成され、このＯＲＯコードが付加された伝送デ
ータが出力端子１２に取り出される。次の動作ザイクル
では、　ＲＡＭ　りとＲＡＭ　６との動作が交代し、再
び同様の動作がなされる。

上述のように符号化さ１１た伝送データに対する復号器
は、図示せずもそのアドレスコントロールに関しては、
符号器の場合と同様になされる。但し、復号器では、ま
ずＣＲＯチェックが行なわれ、その結果が／ビットとさ
れ、この／ビットがディンターリーブのためのＲＡＭに
データと共に書込まれる。

また、第、夕図け、非線形帰還形クロスインターリーブ
に対してとの発明を適用した他の実施例の説明に用いる
もので、同図に示すように、（７×／！；０）ワードで
／インターリーブブロックを構成する。まだ、２つのパ
リティを下式でもって形成する。

Ｑｍ　＝Ｐｍ＋ｔ　６＄Ｗ（ｍ＋３２．Ｏ）のＷ（ｍ＋
４ｓ、　１）ｅＷ（ｍ＋ａ４．ｚ）（９Ｗ（’ｍ＋ｓｏ
、ａ）ｅＷ（ｍ−＋−９６，４）ｅＷ（ｍ＋ｘ　１２．
５）のＷ（ｍ＋１２ｓ、　ａ）Ｐｍ＋ｘａ　＝Ｑｍ＋２
＄Ｗ（ｍ＋２４．ｏ）ｅＷ（ｍ−＋−ｚｓ、１）（’９
Ｗ（ｍ＋４ｚ、　　２）（９Ｗ（ｍ＋５４．ａ）のＷ（
ｍ＋６２．４）のＷ（ｒｌ＋ｙ２．ｓ）ｅＷ（ｍ＋ｓａ
、ａ）このパリティの形成方法は、まず初期値Ｑ。を用
いて、（Ｐ、６→Ｑ２→Ｐ１８→Ｑ４→・・・・・・　
）と偶数ブロック番号のパリティを決定する。次に初期
値　Ｑｌを用いて（Ｐ１７→Ｑ３→Ｐ１．→Ｑ５→・・
・・・・）と奇数ブロック番号のパリティを決定する。

つまり、この発明の他の実施例は、２つのクロスインタ
ーリーブ系列が存在する場合である。このときには、初
期値ＱＯＩＱＩとして制御信号を用いることができる。

上述の実施例の説明から理解されるように、この発明に
依れば、メインのディジタルデータのエラー訂正符号化
及び復号に必要な冗長コードを制御信号としているので
、制御信号を伝送するために必要なデータ期間を設ける
必要がなく、また、制御信号のためにだけ符号器及び復
号器を設けなくても、メインデータと全く同様に強力な
エラー訂正符号化を行なうことができる利点がある。

なお、上述のこの発明の一実施例では、エラー検出、訂
正符号としてパリティを用いたが、これ以外のＢＯＨ符
号等のエラー検出、訂正符号を用いるようにしても良い
。また、ＲＡＭにＰＯＭデータを書込むときの書込アド
レスを制御して／インターリーブブロック内のデータの
配列を元の順序と異なるようにして、補間等を容易とす
るようにしても良い。

【図面の簡単な説明】

第１図及び第２図はこの発明の説明に用いる符号器及び
データ相互の関係を示す路線図、第３図はこの発明の一
実施例の／インターリーシブロックのデータ集合を示す
路線図、第を図はこの発明の一実施例の符号器の構成を
示すブロック図、第Ｓ図はこの発明の他の実施例の／イ
ンターリーブシブロックのデータ集合を示す路線図であ
る。 １はクロスインターリーブ用のメモリー、４はＰＯＭデ
ータの入力端子、５．６はＲＡＭ、７．８はデータセレ
クタ、９，１０はアドレスセレクタである。 代理人杉　浦　正　知 　１９− ２５６−

Claims (1)

【特許請求の範囲】
1. 符号化及び復号に必要で且っ任意に定められる冗長コー
   ドを有するエラー訂正符号化方法において、上記冗長コ
   ードによって制御用情報を表わすことを特徴とするエラ
   ー訂正符号化方法。