JPS5816533A - 選択ドライエツチング方法 - Google Patents
選択ドライエツチング方法Info
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- JPS5816533A JPS5816533A JP56114667A JP11466781A JPS5816533A JP S5816533 A JPS5816533 A JP S5816533A JP 56114667 A JP56114667 A JP 56114667A JP 11466781 A JP11466781 A JP 11466781A JP S5816533 A JPS5816533 A JP S5816533A
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- JP
- Japan
- Prior art keywords
- etching
- plasma etching
- gas
- fluorine
- polycrystalline silicon
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/26—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
- H10P50/264—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
- H10P50/266—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
- H10P50/268—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
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- H10P50/267—Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は選択ドライエツチング方法に関する。
反応性イオンエツチングおよび平行平板プラズマエツチ
ングによ抄、ホトレジストをマスクトシて半導体基板上
に形成された多結晶シリコンおよびモリブデン０４Ｇ）
等の金属をパターニングする方法において、反応性イオ
ンエツチングおよび平行平板プラズマエツチングによる
エツチングではアンダーカットが極めて微小なため前記
多結晶シリコンおよびＭＯ等の金属のパターン幅はパタ
ーン形成のマスクとして使用するホトレノストのパター
ン幅に依存する。このため従来、半導体基板上に形成さ
れた多結晶シリコンおよ、びＭＯ等の金属のパターン幅
を設計どおりに形成する場合に、マスクの精度およびホ
トレジストを選択的に被覆する工程の精度を高い水準に
保つ必要があシ、前記多結晶シリコンおよびＭｏ、等の
金属のパターン幅を所望する寸法に再現性嵐く形成する
ことが困難であった。また、反応性イオンエツチングお
よび平行平板プラズマエツチングによシバターンを形成
する方法はウェットエツチングおよび等方性エツチング
特性を持ったプラズマエツチングによるパターン形成方
法に較ベエッチングにおいて残留した極〈微細な所望で
はないパターンが発生しやすい欠点がある。
ングによ抄、ホトレジストをマスクトシて半導体基板上
に形成された多結晶シリコンおよびモリブデン０４Ｇ）
等の金属をパターニングする方法において、反応性イオ
ンエツチングおよび平行平板プラズマエツチングによる
エツチングではアンダーカットが極めて微小なため前記
多結晶シリコンおよびＭＯ等の金属のパターン幅はパタ
ーン形成のマスクとして使用するホトレノストのパター
ン幅に依存する。このため従来、半導体基板上に形成さ
れた多結晶シリコンおよ、びＭＯ等の金属のパターン幅
を設計どおりに形成する場合に、マスクの精度およびホ
トレジストを選択的に被覆する工程の精度を高い水準に
保つ必要があシ、前記多結晶シリコンおよびＭｏ、等の
金属のパターン幅を所望する寸法に再現性嵐く形成する
ことが困難であった。また、反応性イオンエツチングお
よび平行平板プラズマエツチングによシバターンを形成
する方法はウェットエツチングおよび等方性エツチング
特性を持ったプラズマエツチングによるパターン形成方
法に較ベエッチングにおいて残留した極〈微細な所望で
はないパターンが発生しやすい欠点がある。
本発明は上述の従来の反応性イオンエツチングおよび平
行平板プラズマエツチングによるパターン形成技術の欠
点を除去し、反応性イオンエツチングおよび平行平板プ
ラズマエツチングによ〉半導体基板上に形成された多結
晶シリコンおよびＭ。
行平板プラズマエツチングによるパターン形成技術の欠
点を除去し、反応性イオンエツチングおよび平行平板プ
ラズマエツチングによ〉半導体基板上に形成された多結
晶シリコンおよびＭ。
等の金属のパターニング方法において、極めて高い再現
性で前記多結晶シリコンおよびＭＯ等の金属のパターン
＠を制御し、微細加工に適したドライエツチング方法を
提供するものである。
性で前記多結晶シリコンおよびＭＯ等の金属のパターン
＠を制御し、微細加工に適したドライエツチング方法を
提供するものである。
本発明による方法は、選択的に形成されたホトレジスト
をマスクとして半導体基板上に形成された多結晶シリコ
ンおよびＭ・等の金属を、弗素系ガスまたは酸素を混入
した弗素系ガスおよびノ・ロゲンおよびハロゲン化物を
含むガスをエツチングガスとして使用した、反応性イオ
ンエツチングおよび平行平板プラズマエツチングにより
所望のパターンを形成した後に、前記ホトレジストを被
覆したままの状態で、等方性エツチング特性を持ったグ
ツズｉエツチング例えば真空室内の圧力は０．１〜１０
Ｔｏｒｒ 程ｔでエツチングガスとして弗素系ガスま
たは酸素を混入した弗素系ガス例えばＣＦａ、Ｃ５Ｆａ
、ＳＦ＠等をエツチングガスとして使用するプラズマエ
ツチング装置を行なうことを特徴とする。
をマスクとして半導体基板上に形成された多結晶シリコ
ンおよびＭ・等の金属を、弗素系ガスまたは酸素を混入
した弗素系ガスおよびノ・ロゲンおよびハロゲン化物を
含むガスをエツチングガスとして使用した、反応性イオ
ンエツチングおよび平行平板プラズマエツチングにより
所望のパターンを形成した後に、前記ホトレジストを被
覆したままの状態で、等方性エツチング特性を持ったグ
ツズｉエツチング例えば真空室内の圧力は０．１〜１０
Ｔｏｒｒ 程ｔでエツチングガスとして弗素系ガスま
たは酸素を混入した弗素系ガス例えばＣＦａ、Ｃ５Ｆａ
、ＳＦ＠等をエツチングガスとして使用するプラズマエ
ツチング装置を行なうことを特徴とする。
次に図面を用いて本発明によるドライエツチング方法の
実施例を説明する。
実施例を説明する。
まず第１図（ａ）にをいて半導体基板１上にＣＶＤ法ま
たはスパッタリング法または蒸着法によシ、多結晶シリ
コンおよびＭＯ等の金属の被膜２を所定の膜厚だけ形成
する。
たはスパッタリング法または蒸着法によシ、多結晶シリ
コンおよびＭＯ等の金属の被膜２を所定の膜厚だけ形成
する。
次に第１図（ｂ）に示す如くホトレジスト３を被着形成
し第１図（Ｃ）に示す如く通常の写真蝕刻技術により所
望のパターンにバターニングする。
し第１図（Ｃ）に示す如く通常の写真蝕刻技術により所
望のパターンにバターニングする。
次に第４図（Ｃ）の形状をしたウェハーを弗素系ガスお
よび酸素管混入した弗素系ガスまたはハロゲンおよびハ
ロゲン化物を含むガス例えばＣＣＡｉｔ坦ｃ ｃ Ｌ
ｓ ＦまたはＣＦＡをエツチングガスとして使用する反
応性イオンエツチング装置によシ牛導体基板１上に形成
された多結晶シリコンまたｍ等の金属の被膜２を選択的
にバターニングさ終たホトレジスト３′をマスクにして
第２図に示す如くエツチングしてパターンを形成する。
よび酸素管混入した弗素系ガスまたはハロゲンおよびハ
ロゲン化物を含むガス例えばＣＣＡｉｔ坦ｃ ｃ Ｌ
ｓ ＦまたはＣＦＡをエツチングガスとして使用する反
応性イオンエツチング装置によシ牛導体基板１上に形成
された多結晶シリコンまたｍ等の金属の被膜２を選択的
にバターニングさ終たホトレジスト３′をマスクにして
第２図に示す如くエツチングしてパターンを形成する。
この時のエツチング条件の圧力は１０−３〜１０’Ｔｏ
ｒｒ程度である。
ｒｒ程度である。
またエツチング装置として平行平板プラズマエツチング
装置を使用し、第２図に示す如く半導体基板ＩＫ影形成
た多結晶−シリコンおよびＭ４）等の金属２′を所望の
パターンに形成することができる。
装置を使用し、第２図に示す如く半導体基板ＩＫ影形成
た多結晶−シリコンおよびＭ４）等の金属２′を所望の
パターンに形成することができる。
この時のエツチング条件は真空室内の圧力が１Ｏ−２〜
’１ ’ｉ’ｏｒｒ程度であ）、エツチングガスとして
前記弗素系ガスおよび前記ノ１０ゲンおよびノ１０ゲン
化物を含むガスを使用する。
’１ ’ｉ’ｏｒｒ程度であ）、エツチングガスとして
前記弗素系ガスおよび前記ノ１０ゲンおよびノ１０ゲン
化物を含むガスを使用する。
第２図に示す如く半導体基板１上に／＜ターニングされ
た前記多結晶シリコンおよびＭＯ等の金属の被着膜τの
パターン幅は所望のノくターンに形成されたホトレジス
トぎのパターン幅と一致する。
た前記多結晶シリコンおよびＭＯ等の金属の被着膜τの
パターン幅は所望のノくターンに形成されたホトレジス
トぎのパターン幅と一致する。
次に第２図に示すバターニングされた多結晶シリコンお
よびＭｏ等の金属の被膜２′を所望するパターン幅に寸
法を制御するために前記バターニングをされたウエノ・
−ヲ等方性エツチング脣性を持ったプラズマエツチング
装置例えば一枚型プラズマエツチャーあるいは同筒型、
プラズマエツチャーにより前記ホトレジスト３′ヲマス
クにノ（ターン形成された多結晶シリコンまたはＭＯ等
の金属の被膜τを所定の寸法までエツチングし、第３図
に示す如く、ホトレジスト３′よりも微細な多結晶シリ
コンまたはＭＯ等の金属の被膜ビを再現性良く形成する
。
よびＭｏ等の金属の被膜２′を所望するパターン幅に寸
法を制御するために前記バターニングをされたウエノ・
−ヲ等方性エツチング脣性を持ったプラズマエツチング
装置例えば一枚型プラズマエツチャーあるいは同筒型、
プラズマエツチャーにより前記ホトレジスト３′ヲマス
クにノ（ターン形成された多結晶シリコンまたはＭＯ等
の金属の被膜τを所定の寸法までエツチングし、第３図
に示す如く、ホトレジスト３′よりも微細な多結晶シリ
コンまたはＭＯ等の金属の被膜ビを再現性良く形成する
。
この時の等方性プラズマエツチングのエツチング条件は
エツチングガスとして弗素系ガスまたは酸素を含んだガ
ス例えばＣＦａ、ＣｚＦａ、ＳＦｇ 等をエツチングガ
スとして使用し真空室内の圧力を０．１〜１０ Ｔｏｒ
ｒ ＠変に保ちエツチングする。
エツチングガスとして弗素系ガスまたは酸素を含んだガ
ス例えばＣＦａ、ＣｚＦａ、ＳＦｇ 等をエツチングガ
スとして使用し真空室内の圧力を０．１〜１０ Ｔｏｒ
ｒ ＠変に保ちエツチングする。
エツチング時間は前記ホトレジストぎの）くターン幅と
所望する多結晶シリコンまたはＭＯ等の金属のパターン
幅を考慮し設定する。
所望する多結晶シリコンまたはＭＯ等の金属のパターン
幅を考慮し設定する。
以上述べたごとく本発明による方法によると多結晶シリ
コンまたはＭＯ等の金属の被膜を選択的にバターニング
する方法において、再現性良く所望するバターニング幅
に寸法ｔｌ制御すること、また、ホトレジストを選択的
にパターン形成する技術によって達成される最小の寸法
よシさらに微小寸法のバターニングが可能である仁と、
まえ、反応性イオンエツチングまたは平行平板プラズマ
エツチングにおいて残留し九極く微細な所望でないパタ
ーンを除去で−ることが明らかである。
コンまたはＭＯ等の金属の被膜を選択的にバターニング
する方法において、再現性良く所望するバターニング幅
に寸法ｔｌ制御すること、また、ホトレジストを選択的
にパターン形成する技術によって達成される最小の寸法
よシさらに微小寸法のバターニングが可能である仁と、
まえ、反応性イオンエツチングまたは平行平板プラズマ
エツチングにおいて残留し九極く微細な所望でないパタ
ーンを除去で−ることが明らかである。
第１図乃至１１３図は本発明の詳細な説明するための断
面図である。 １・・・・・・半導体基板、＆τ、！・・・・・・多結
晶シリコンまたはＭＯ等の金属膜、３．３′・・・・・
・ホトレジストである。
面図である。 １・・・・・・半導体基板、＆τ、！・・・・・・多結
晶シリコンまたはＭＯ等の金属膜、３．３′・・・・・
・ホトレジストである。
Claims (1)
- 弗素系ガスおよび塩素系ガスを使用した反応性スパッタ
エツチングおよび平行平板プラズマエツチングにより半
導体基板上に形成されたモリブデン尋の金属または多結
晶シリコンを微細バターニングする方法において、前記
反応性プラズマエツチングまたは平行平板プラズマエツ
チングを行なった後に１エツチングプロフアイルが等方
的であるブラズｉエツチング麩理會行なう仁とに’！黴
とする選択ドライエツチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114667A JPS5816533A (ja) | 1981-07-22 | 1981-07-22 | 選択ドライエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114667A JPS5816533A (ja) | 1981-07-22 | 1981-07-22 | 選択ドライエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5816533A true JPS5816533A (ja) | 1983-01-31 |
Family
ID=14643570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114667A Pending JPS5816533A (ja) | 1981-07-22 | 1981-07-22 | 選択ドライエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433098B1 (ko) * | 2000-05-30 | 2004-05-28 | 샤프 가부시키가이샤 | 비-클로로플루오로카본, 불소계 화합물을 이용한 비등방성플라즈마 에칭 방법 |
-
1981
- 1981-07-22 JP JP56114667A patent/JPS5816533A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433098B1 (ko) * | 2000-05-30 | 2004-05-28 | 샤프 가부시키가이샤 | 비-클로로플루오로카본, 불소계 화합물을 이용한 비등방성플라즈마 에칭 방법 |
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