JPS5816764B2 - 記憶回路制御装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、記憶回路の制御装置に関し、被制御装置の
動作をコントロールするための情報信号を記憶回路に書
込んで記憶可能とし、かつ記憶された情報信号を読出し
可能に制御するための記憶回路制御装置であって、特に
テレビジョン受像機の電子選局装置において用いられる
電子同調チューナに供給される選局電圧を記憶するのに
好適な記憶回路の制御装置に関するものである。

従来は同調素子として電圧可変リアクタンス素子を用い
たいわゆる電子同調チューナを備え、このチューナの可
変リアクタンス素子に、各チャンネルに対応して設けら
れたポテンショメータによって設定された選局電圧を供
給して所定の選局を行うように構成されたものであった
が、近年、このポテンショメータをな（した電子選局装
置が開発された。

すなわちアナログ量である選局電圧をデジタル量化し、
これをあらかじめ半導体記憶回路に記憶させ、選局時に
このデジタル信号を読出し、アナログ信号に変換し電子
同調チューナに加えるようにしたものである。

選局電圧をデジタル量化するには例えば選局電圧をデユ
ーティ−の変化するパルス電圧として扱えばよく、それ
によって選局電圧を容易にデジタル量化できる。

すなわち２通信号からこのチューティーの変化するパル
ス電圧を作り、このパルス電圧をローパルスフィルタ等
を通して直流電圧に変換すればよい。

２通信号からデユーティの変化するパルス電圧を作るに
は、例えばビット数の等しいバイナリ−カウンタ２個と
、これら各カウンタの各ビットの出力を比較する比較器
、および一方のカウンタの初期状態を検出するゲート回
路、さらにラッチ回路を用い、まず一方のカウンタを高
速で動作させる。

このとき他方のカウンタの各ビットを所定の状態にセッ
トしておき、高速カウンタの初期状態においてゲート回
路から出るパルスでラッチ回路がセットされ、２つのカ
ウンタの各ビットの出力が一致したときに比較器から出
るパルスでランチ回路がリセットされるように構成する
。

それによって所定のパルス幅をもった周期の一定なパル
ス電圧をラッチ回路の出力として得ることができる。

したがって他方のカウンタの各ビットの出力を変えてや
ればデユーティ−の変化するパルス電圧が得られる。

このような電子選局装置を例えばテレビジョン・受像機
に適用した場合には、高速カウンタの最期状態を検出す
るゲート回路の出力をそのまま、あるいはこれを分割し
てもう一方のカウンタ（低速カウンタ）にクロックパル
スとして加えるようにする。

それによってランチ回路の出力であるパルス電圧のパル
ス幅を自動的に変化させ、所定のチャンネルが受信され
たときにこれを自動同調制御回路ＡＦＴで検出し、前記
低速カウンタに加わるクロックパルスの入力を阻止する
。

このとき低速カウンタの各ビットの出力を記憶回路の所
定のアドレスに記憶させ、記憶完了後、再び低速カウン
タを動作させ、以後同様な操作をくり返し、各チャンネ
ルに対応した低速カウンタの各ビットの出力を記憶回路
の所定のアドレスに記憶させる。

したがって記憶完了後の選局は記憶回路に記憶された信
号を低速カウンタにセットしてやればよいことになる。

以上のような操作を実際に行なうには記憶回路をコント
ロールするための制御装置が必要である。

すなわち記憶回路のアドレスの切換え制御、そのアドレ
スに記憶されている信号の読出し制御、あるいはそのア
ドレスにすでに記憶されている信号の消去制御、新しい
信号の書込み制御等の制御を行なう制御装置が必要であ
る。

すなわち選局同調電圧に対応したデジタル信号を記憶さ
せるには、制御装置によって記憶回路が書込み状態にな
るように設定し前述のようにカウンタを駆動していっで
ある局が受信されたときにカウンタを停止させ、まずア
ドレスを指定するスイッチを操作して、制御装置を駆動
し、記憶回路のアドレスを決定する。

その後カウンタの出力を記憶させるためのスイッチを操
作して制御装置を駆動しそのアドレスにすでに記憶され
ている信号を消去すると共にカウンタの出力を記憶させ
る。

このようにして記憶させた後において選局を行なうには
、制御装置によって記憶回路が読出し状態になるように
設定してアドレスを指定するスイッチを操作すれば、そ
のアドレスに記憶された記憶回路の信号が、読出されカ
ウンタにセットされその信号に応じたチャンネルが受信
できる。

しかしながらこのような記憶回路制御装置を実際にテレ
ビジョン受像機に適用するにはそれなりの問題があった
。

すなわち経済性の面からみて、この制御部を集積回路化
した方が好ましいが、技術的困難さがつきまとうという
ことである。

すなわち集積回路は不揮発生のものを使用するのが好ま
しいが実際にこれを制御部と一緒に同一基板上に集積回
路化することがむずかしい。

また記憶部と制御部を分けて集積回路化しても選局電圧
を発生させるための信号および記憶回路のアドレスを指
定する信号がかなりのビット数になるため、これを外部
に出力させるには集積回路のピンの数が増えて結局高い
コストになってしまう。

さらにまた操作を簡単なものにするために外部からの制
御信号をできるだけ少なくし、集積回路内部で制御信号
を作って段階的に順時動作させてやる必要があるが、そ
うすると例えば選局スイッチを操作してから集積回路内
部の動作が終了するまでにかなりの時間を要し、完全に
動作が終了するまでに、新たに指令が入った場合に、記
憶内容を破壊してしまうことがある。

このような事故はブラウン管管内放電やスイッチのチャ
タリング等が原因となる。

この発明は以上の点に対処してなされたもので、記憶部
と制御部分を分けて集積回路化した場合でも、ピン数が
減少でき、しかも集積回路内部でのコントロールも簡単
な回路構成で簡単に行なうことができ、さらに集積回路
内部の他の目的のためのコントロール信号を、好ましく
ない外部からの信号を遮断するために使用できるように
した記憶回路制御装置を提供することを目的とする。

以下図面を参照してこの発明に係わる記憶回路制御装置
を詳細に説明する。

第１図は電子選局装置の全体的ブロック図である。

全体のブロックはさらに具体的に点線で囲んだ２つの部
分に大きく分けられる。

一方が制御部１で他方が記憶部２である。

これら制御部１と記憶部２はそれぞれ別個の集積回路素
子として構成される。

制御部１は、必要とするチャンネルの数だけの選局入力
端子ｃｈ 、 −ｃｈｎを有していて、これら入力端子
ｃｈ１〜ｃｈｎが入力ラッチ回路１１へ導かれている。

この入力ランチ回路１１は例えば選局入力端子ｃｈ Ｈ
−ｃｈｎに対応して設けられたフリップフロップ回路を
有し、選局入力端子ｃｈ１〜ｃｈｎの１つに入力が入る
ことによってそれに対応したフリップフロップ回路のみ
がセットされるように設定されている。

したがって選局入力端子ｃｈ１〜ｃｈｎにはそれぞれ例
えば「０」「１」の出力を出すスイッチＳＷ１が設けら
れている。

以後このスイッチを選局スイッチと呼ぶ。

各フリップフロップ回路の各出力はデコータによって各
フリップフロップ回路の数に応じたビット数の２進信号
に変換され、チャンネルラッチ回路１２に加えられ、こ
のチャンネルラッチ回路１２に２進信号がセットされる
。

チャンネルランチ回路１２はアップダウンカウンタによ
って構成されている。

チャンネル切換信号発生回路１３はチャンネルラッチ回
路１２からの信号を受けていて、チャンネルラッチ回路
１２０セツト状態が変化したときにこれを検出して、チ
ャンネル切換信号を作り、制御回路１４に供給する。

制御回路１４はクロックパルスと他から加えられる信号
によって各種の制御信号を作る。

動作禁止信号発生回路１９は、この制御回路１４からの
制御信号を受けて動作禁止信号を出す。

シフトレジスタ１６は選局電圧を発生させるための２進
信号を蓄えるもので、そのビット数は蓄える２進信号の
ビット数に等しい。

選局電圧発生回路１７は、前述のように構成されており
、シフトレジスタ１６に蓄えられている２進信号を受け
、あるいは内部でカウンタを駆動してデユーティの変化
するパルス電圧を作り、選局パルス電圧出力端子ｖＴＰ
に導（。

この出力端子ＶＴＰに現ワレるパルス電圧がローパスフ
ィルタ５１で直流に変換され、電子同調チューナ５２に
加えられる。

シフトレジスタ１６に蓄えられている２進信号は後述す
る記憶部２の記憶回路２１に記憶されるべき信号か記憶
された信号が読出された信号のどれかである。

すなわち記憶回路２１に新しく信号を記憶させる場合に
はチャンネル切換信号を受けて制御回路１４が、チャン
ネルランチ回路１２に設けられているシフトレジスタに
蓄えられた２進信号を送り出すために、シフトレジスタ
のビット数に等しい数のクロックパルスの存在期間この
シフトレジスタのクロックパルス入力ゲートを開らく信
号を出力し、さらに同時にその２進信号がすべて送り出
されるまで切換ゲート１５をチャンネルラッチ回路１２
側に開らく信号を出力する。

そのため２進信号が記憶部２に送り出される。

この２進信号が記憶回路２１のアドレスを決める信号と
なるが詳しくは後で述べる。

さらにその後、制御回路１４は記憶端子Ｍに加えられる
入力に応じて記憶指冷信号発生回路１８が出力する記憶
指令信号を受けて、シフトレジスタ１６に蓄えられてい
る２進信号を送り出す制御信号を出力する。

その信号によってシフトレジスタ１６０ビツト数に等し
い数のクロックパルスの存在期間このシフトレジスタ１
６のクロックパルス入力ゲートが開かれ同時にその期間
切換ゲート１５がシフトレジスタ１６側に開かれる。

それによって入出力共通端子１１０から２進信号が記憶
部２に送り出される。

制御回路１４が出力するこれら制御信号は、クロックパ
ルス（一つのクロックパルス発生源からのクロックパル
スで各シフトレジスタに共通に使われているもの）を分
周器、カウンタラッチ回路等によってさまざまのタイミ
ングでかつ存在時間の異なる信号を作り、これらをゲー
ト信号としてシフトレジスタ１６のクロックパルス入力
ケート用に、また切換ゲート１５を切換える信号として
用い、さらに後述する記憶回路２１を駆動する信号とし
て用いる。

したがってこれら制御信号を適当に組合わせて動作禁止
用信号発生回路１９に加えれば動作禁止信号発生回路１
９において容易に動作禁止信号を作ることができる。

またこのような制御信号は、コード化され例えば出力端
子ｃｏ、Ｃ１，Ｃ２から出力される。

端子Ｃｋからはクロックパルスが出力される。

以上のように制御回路１４では所定のタイミングを有す
る各種信号を作ることができるから記憶回路２１のアド
レス決定、シフトレジスタ１６に蓄積された信号の伝送
、この信号の、記憶回路２１への書込みを選局スイッチ
を操作することによってすべて自動的に行なわせること
もできるがこのようにすると、最初に選局スイッチＳＷ
１のポジションを決めてから選局電圧、すなわちチャン
ネル番号を選択したい場合それができなくなる。

したがって記憶回路２１に記憶させる動作は外部からの
制御によって行なわせるようにした方が書込み時の操作
に多様性をもたせることができる。

このため第１図の実施例では、記憶端子Ｍ、記憶指令信
号発生回路１８を有している。

この端子Ｍには出力がｒｌｊｒＯＪと切換わるスイッチ
ＳＷ２が設けられており、このスイッチＳＷ２を記憶ス
イッチと呼ぶ。

制御部１はさらにリモートコントロール信号発生回路２
０を有し、リモコン信号入力端子Ｒに加わる信号によっ
てチャンネルラッチ回路１２のカウンタを駆動するパル
スを出力する。

またさらに記憶回路２１に信号を記憶させるいわゆる書
込み操作と、記憶回路２１から信号を読出すいわゆる読
出し操作とで制御回路１４の動作を切換えるための書込
み、読出し切換信号入力端子Ｗ／Ｒを有している。

この端子Ｗ／Ｒにも出力がｒｌＪｒｏｊと切換わるスイ
ッチＳＷ３が設げられており、このスイッチＳＷ３を書
込み、読み出し切換スイッチと呼ぶ。

記憶部２は、制御部１０制御回路１４からの信号を受け
て制御信号に直して出力する制御回路２２を有している
。

すなわち制御回路２２は、制御部１から端子Ｃ６’、ｃ
１’、ｃ２’に加えられるコード化された信号をエンコ
ードし、制御信号に直す。

すなわち記憶回路２１への信号の書込み時には、入出力
共用端子■／αに入る信号が、アドレスを決める信号で
あればこの信号が、その存在期間アドレス用レジスタ２
４に送られるようにアドレス用レジスタ２４０ビツト数
に等しい数のクロックパルスの存在する期間、アドレス
用レジスタ２４のクロックパルス入力ゲートを開らかせ
ると共に、その期間、切換ゲート２３をアドレス用レジ
スタ２４側に開らかせる制御信号を出力する。

なおアドレス用レジスタ２４０ビツト数はアドレス信号
のビット数に等しいまた入出力共用端子■１０′に入る
信号が選局電圧を発生させるための信号（情報信号）で
あれば、転送用レジスタ２５のビット数に等しい数のク
ロックパルスの存在する期間、転送用レジスタ２５のク
ロックパルス入力ゲートを開らかせると共に、その期間
、切換ゲート２３を転送用レジスタ２５側に開らかせる
制御信号を出力する。

なお転送用レジスタ２５０ビツト数は情報信号のビット
数に等しい。

以上のような制御をする制御信号は制御回路１４がら送
られてくるものであり、チャンネルラッチ回路１２のシ
フトレジスタ、切換ゲート１５、シフトレジスタ１６を
制御する制御信号と同じものである。

これら制御信号によって、アドレス信号が、アドレス用
レジスタ２４に、また情報信号が、転送用レジスタにそ
れぞれ蓄積される。

さらにまた制御回路２２は制御部１０制御回路１４から
の信号を受けてアドレス用レジスタ２４に蓄えられた信
号によって決定された記憶回路２１のアドレスにすでに
記憶されている信号を消去する信号を出力し、さらに転
送用レジスタ２５に蓄えられた信号を記憶回路２１に書
込む信号を出力し、これら信号を記憶回路２１に順時加
え、情報信号を記憶回路２１の所定のアドレスに記憶さ
せる。

記憶回路２１からの信号の読出し時には、まず、前述の
ように入出力供給端子１１０’に送られてくるアドレス
信号を、アドレス用レジスタ２４に蓄積させる信号を出
力して、アドレス信号を蓄積させ、さらに記憶回路２１
に記憶されている情報信号を読出させる信号を出力して
、記憶回路２１に加えて、その情報信号を転送用レジス
タ２５に移し、さらに転送用レジスタ２４のビット数に
等しいクロックパルスの存在期間、転送用レジスタ２４
のクロックパルス入力ゲートを開らかせると共にその期
間切換ゲート２３を閉じる信号を出力し、これらを転送
用レジスタ２５、切換ゲート２３に同時に加えて情報信
号を転送させる。

制御回路２２が出力するこれらの信号は、制御部１０制
御回路１４で作られたものと同じものがそのまま使われ
る。

これら信号のタイミングチャートを第２図に示す。

この図をもとに全体の動作を説明する。それによって各
段階の動作の時間的経過が容易に理解できる。

まず記憶回路２１に信号を記憶させる場合について述べ
る。

この場合には書込み、読出し切換スイッチＳＷ３を書込
みの方に切換える。

この操作では制御回路１４の記憶指令信号発生回路１８
からの信号入力線路に設けられているゲートが開かれる
だけであり制御回路１４は動作しない。

次に選局電圧発生回路１７のカウンタを駆動して選局電
圧を変え所定のチャンネルを受信する。

これによって同時にその選局電圧に対応する２通信号が
シフトレジスタ１６にセットされる。

次に今まで受信されていたポジションとは異なるポジシ
ョンの選局スイッチを操作する。

それによって選局スイッチに対応した２通信号がチャン
ネルラッチ回路１２にランチされ、同時にチャンネルラ
ッチ回路１２に設けられたシフトレジスタに蓄えられる
。

このときチャンネルランチ回路１２の内容が変化したこ
とをチャンネル切換信号発生回路１３で検出し、第２図
すに示すチャンネル切換信号を制御回路１４に加える。

制御回路１４はこのチャンネル切換信号によってゲート
が開らかれ、第２図ｇに示すクロックパルスが加わりそ
のクロックパルスの１個目でセットされアドレス信号の
ビット数を４とすると４個目でリセットされるラッチ回
路を有し、このラッチ回路によって第２図Ｃに示す信号
が作られる。

この信号によってチャンネルラッチ回路１２に設けられ
たシフトレジスタのクロックパルス入力ゲートが開らか
れると共に、切換ゲート１５がチャンネルラッチ回路１
２側に開らかれ、同時に記憶部２の切換ゲート２３がア
ドレス用レジスタ２４側に開らかれ、アドレス用レジス
タ２４のクロックパルス入力ゲートが開らかれる。

チャンネルラッチ回路１２のシフトレジスタ、およびア
ドレス用レジスタ２４はいずれも第２図Ｃの信号の期間
第２図ａに示すクロックパルスで駆動され、アドレス信
号がアトルス用シフトレジスタ２４に蓄えられる。

次に記憶スイッチＳＷ２を操作すればそれによって記憶
指令信号発生回路１８から第２図ｄに示す記憶指令信号
が制御回路１４に加えられる。

制御回路１４はこの記憶指令信号によってゲートが開ら
かれ、第２図ｇに示すクロックパルスが加わりそのクロ
ックパルスの１個目でセットされ、情報信号のビット数
を例えば１６とする１６６個目リセットされるラッチ回
路を有し、このラッチ回路によって第２図ｅに示す信号
が作られる。

この信号によってシフトレジスタ１６のクロックパルス
入力ゲートが開かれると共に切換ゲート１５がシフトレ
ジスタ１６側に開らかれ、同時に記憶部２の切換ゲート
２３が転送用レジスタ２５側に開らかれ転送レジスタの
クロックパルス入力ゲートが開らかれる。

これによってシフトレジスタ１６および転送用レジスタ
２５はいずれも第２図ｅに示す信号の期間第２図ａに示
すクロックパルスで駆動され情報信号を転送用レジスタ
２５に蓄える。

記憶部２０制御回路２２は第２図ｅに示す信号の立下が
りから、第２図ｆに示す信号を出す。

この信号は記憶回路２１の記憶内容を消去する信号とし
て記憶回路２１に加わり、その記憶内容を消去する。

この第２図ｆに示す信号は記憶回路２１が不揮発生であ
るため相当長い期間例えば２００ ｍ ｓｅｃ位存在す
るものが必要である。

さらに制御回路２２は第２図ｆに示す信号の立下がりか
ら第２図ｇに示す信号を作る。

この信号は転送用レジスタ２５に蓄えられた情報信号を
記憶回路に書込ませる信号として記憶回路２１に加わり
、情報信号が記憶回路２１に書込まれる。

この第２図ｇに示す信号も、第２図ｆに示す信号と同程
度の存在期間を必要とする。

以上で記憶回路２１に信号を記憶させる動作が終了し、
次に記憶回路２１から信号を読み出す動作について述べ
る。

この場合には書込み、読出しスイッチＳＷ３を読出しの
方に切換える。

次に今まで受信されていたポジションとは別のポジショ
ンの選局スイッチを操作する。

それによって書込み時と同様アドレス用レジスタ２４に
アドレス信号が蓄積される。

次に制御回路１４が、第２図Ｃに示す信号の立下がりか
ら、所定の期間第２図ａに示すクロックパルスをカウン
トしたあと出力パルスを出すカウンタによってクロツク
パルスノ１周期分のパルス幅を持つ第２図りに示す信号
を作り、これを記憶回路２１に加えて指定したアドレス
に記憶されている情報信号を転送用レジスタ２５に移す
。

さらに制御回路１４が、第２図りに示す信号の立下がり
の次のクロックパルスによってセットされ、それから１
６４固目のパルスでリセットされるラッチ回路で第２図
ｉに示す信号を作る。

この信号によって切換ゲート１５がシフトレジスタ１６
側に開らかれると同時に切換ゲート２３が閉じられ、か
つ転送レジスタ２５、シフトレジスタ１６のクロックパ
ルス入力ゲートが開らかれ第２図ｇに示すクロックパル
スによってシフトレジスタ１６に記憶回路２１から読出
された情報信号が蓄えられる。

この情報信号に応じて選局電圧が、選局電圧発生回路１
７、ローパスフィルタ５１で作られ電子同調チューナ５
２に送られ、その選局電圧に応じたチャイネルが受信さ
れる。

以上のように、この発明に係る記憶回路制御装置は、書
込み時には、選局スイッチを押してアドレスを決定する
動作、記憶スイッチを押して情報を記憶させる動作の２
ステツプで行なうために、各ステップの最初に制御回路
１４によって作られる例えば第２図Ｃに示す信号、およ
び第２図ｇに示す信号と、第２図ｇに示す信号を適当に
組合わせて動作禁示信号発生回路１９に加えこの動作禁
止信号発生回路１９を最初のパルスの例えば立上がりで
セットされ、最初のパルスの立下がりでリセットされる
ラッチ回路で構成すれば、そのランチ回路の出力を動作
禁止信号とすることができる。

また読出し時には選局スイッチを押して読出すという１
ステツプで行なうため第２図Ｃに示す信号と第２図ｉに
示す信号とを動作禁止信号発生回路１９に加えればよい
。

そして動作禁止信号の発生中、入力ラッチ回路１１の各
フリップフロップ回路をすべてリセットし、リモートコ
ントロール信号発生回路１０の動作を停止させ、チャン
ネル切換信号発生回路１３の動作を停止させ、さらに記
憶指令信号発生回路１８の動作を停止させればよい。

つまり、この動作禁止信号発生回路１９を設けたことに
より、選局スイッチＳＷ１あるいは記憶スイッチＳＷ２
の操作にともなう記憶回路２１へのアドレス信号の転送
、情報信号の転送、あるいは消去、書込み、読出し等の
信号処理中に、新たに選局スイッチＳＷ１や記憶スイッ
チＳＷ２が操作されてもそれによる指令入力を禁止する
ことができ、誤動作を防止できる。

またこれらスイッチがメカニカルなスイッチであった場
合、操作時にチャタリングが発生して誤動作の原因が生
じても上記動作禁止信号発生回路１９によってチャタリ
ングによる誤動作を防ぐこともできる。

以上述べたようにこの発明の記憶回路制御装置では、記
憶部と制御部を別個の集積回路素子で構成し、記憶部と
制御部にそれぞれアドレス用と情報用のビット数の同一
なレジスタを設けこれらレジスタを２進信号でセットす
るときに並列に行ない、他へ移すとき直列に転送するよ
うにし、さらにアドレス信号と情報信号の転送は、切換
ゲート１５．２３によって転送の時間をずらせるように
制御されるため、入出力共用の端子１１０゜■１０′を
つなぐ１つのラインを通して信号の受渡しが行え、ピン
の数を著しく減少させることができる。

また制御信号も単にクロックパルスをいろいろ加工すれ
ばできるため容易に作ることができ、さらにこの制御信
号によって自動的に内部が動作状態である間、入力を禁
止するようにしたため極めて安定な動作をする記憶回路
制御装置を提供できる。

【図面の簡単な説明】

第１図はこの発明に係わる記憶回路制御装置をテレビジ
ョン受像機の電子選局装置に適用させた実施例を示すブ
ロック図、第２図は第１図に示すブロック図の各部の信
号を示すタイミングチャートである。 １１・・・・・一人カラッチ回路、１２・・・・・・チ
ャンネルラッチ回路、１４・・・・・・制御回路、１６
，２４゜２５・・・・・・シフトレジスタ、１９・・・
・・−動作禁止信号発生回路、２１・・・・−記憶回路
。

Claims (1)

1. 【特許請求の範囲】 １ 被制御装置の動作をコントロールするための情報信
   号を記憶回路に書込んで記憶可能とし、かつ記憶された
   情報信号を読出し可能に制御するための記憶回路制御装
   置であって、 信号処理を行わせるための制御信号を発生する制御回路
   と、 前記被制御装置の動作のコントロールに供する前記情報
   信号を発生する情報信号発生回路と、前記被制御装置の
   動作を選択する選択スイッチと、 この選択スイッチの動作に応答してアドレス信号を発生
   するアドレス信号発生回路と、 このアドレス信号を蓄え、かつ前記制御回路からの制御
   信号によって制御されてアドレス信号を転送する第１の
   シフトレジスタを有するラッチ回路と、 前記情報信号を蓄え、かつ前記制御回路からの制御信号
   によって制御されて情報信号を転送する第２のシフトレ
   ジスタと、 前記ラッチ回路から転送されるアドレス信号を蓄え、前
   記記憶回路のアドレスを決定するための第３のシフトレ
   ジスタと、 前記第２のシフトレジスタから転送される情報信号を蓄
   え、かつ前記制御回路からの制御信号によって制御され
   て情報信号を前記第２のシフトレジスタに逆転送する第
   ４のシフトレジスタと、前記制御回路からの制御信号に
   よって制御され、前記記憶回路の前記アドレス信号によ
   って決定されるアドレスに前記第４のシフトレジスタに
   蓄えられた情報信号を書込んで記憶し、かつその記憶さ
   れた情報信号を第４のシフトレジスタに読出すようにし
   た記憶回路用制御回路と、 前記ラッチ回路から前記第３のシフトレジスタへのアド
   レス信号の転送、および前記第２のシフトレジスタと第
   ４のシフトレジスタ間の情報信号の転送のために供する
   １つのラインと、 前記ラインを通しての各信号の転送の時間を制御するた
   めのゲート手段と、 前記制御信号から信号処理状況を判定し、前記記憶回路
   に対する書込み、読出しのための信号処理中に前記アド
   レス信号発生回路および情報信号発生回路の動作を禁止
   する信号を発生する動作禁止信号発生回路とを具備して
   成る記憶回路制御装置。 ２ 前記被制御装置は、可変リアクタンス素子に選局電
   圧を加えその選局電圧を変えることで任意のチャンネル
   が選局できるようにしたチューナであり、前記情報信号
   は上記各チャンネルでの選局電圧に対応する信号であり
   、かつ前記選択スイッチはチャンネル選局用スイッチで
   あることを特徴とする特許請求の範囲第１項に記載の記
   憶回路制御装置。