JPS58169082A - 電子時打ち機能付時計 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子時打ち機能付時計に関するものである・ 第１図は本発明の基本となる電子時打ち機能付時計の全
体の回路づ０ツク図を示し、図中１ム１ｒ１基本−波数
伽号を発生させる水晶発振回路、・２Ｎｔ該水晶発振回
路１１）の発振信号を分目する分周回路、（３１目分（
２）ＩＴｉ］路１２）の分局出力によって運針用パルス
七−ダＭを駆動するための交番したパルス信号を作Ｉ戊
ｒるハルス七−タ躯動出力切換回路、１４１　、１６１
はバッファ回路である。また＋６１　、１７’ｌ　、　
１８＋及び（９）は分周回路１２１の分［ｄ出力を更に
適宜分周するため■周回路、ｔｉｌｌは分周回路＋７１
．　＋８１の分局出力によって時打音信号を台区するた
めの時打音合成回路、１１１）ン１時打間期を設定する
ための打音周期信号発生回路、（１２）は時打音の発生
を制御するための時打制御「１路である。更にυ３）け
正時の際当該正時に応じた数の時打音を発生させるよう
Ｋづリセットするための舷白せ信号を作成するための数
合せ入力回路、１１４１は時打音を連続的に発生させる
ための信号を作成゛するための連打入力回路、痢は時針
機構ＶＣ１ｋけた毎正時ごとに一定時間投入される正時
スイッチ（２３１のオシ時に正時信号を発生させる正時
入力回路である。１１Ｇ）は各入力回路（１３）〜ｔ＋
ｍの信号をコントロールするための論理回路、０７１＃
−ｉ時打数をカラン　　１卜する１１数カリンタ、■は
次の正時の打数を記憶す；！＝ｊＪ数メしりであり、（
Ｉ９１＃−を時打の最終打音に減衰を持たせて他の時打
音と識別可能なようにするための制御信号を発生する最
終打処理回路であって、これら回路０６）　−（ＩＩ及
び時打制御回路（１２１によって時打数設定手段を構成
する。また頷は時打音を無発生にするためのスイッチ、
ｉ２幻は数合せスイッチ、固は連打設定用スイッチであ
り、１２４１．　’Ｊ、　媚はアナ０タスイウ予、（財
）はスピーカ、２＆はスヒー力駆動用トランジスタ、（
−３０１）（：（Ｏｓ）、凶は減衰時定数設定用の抵抗
、コンデンサである。

＠２図は第１図回路を具体化せる基本的な１ｍｊ路例を
示しており、この回路によって電子時打ち機能付時計の
動作を説明する。今第３図（ａｔのように電源投入検知
ｓＢの１からバ１１１信号が発生して、第３図１ｂｌの
ようにフリッづ）０ツブＦＦｓの出力状態をＩＩｇレベ
ルに設定するとと本にカリンタからなる打数メ℃り圃を
リセットする。次いで０−タリスイッチＲ５をｂ端子に
切換えて数合せ入力回路＋１ｍの数合せスイッチ圓を投
入すると、数合せ入力回路（ｌｌの出力＃′ｊｆＩｉ１
理回路Ｈを経て／？ゲデーＮ０Ｒａより出力する＠３図
（ＣＩに示すパルス信号ａとなり、このパルス信４！ｊ
ａによってフリッづ〕０ツブＦＦｓけＩＱＩレベル出力
に反転する。フリップフロラブＦＦ１が１０ルベル出カ
に反転すると、シフトしジスタ（２ａ）にデータ入力し
て、ノアゲートＮ　ＯＲ＊から＠３図（・）のパルス信
号が出方し、分周回路１９）の分向段Ｆ１〜Ｆ−をリセ
ットする。そして分間段ＦｓのＱ出力が１１１レベルに
なった瞬間後（ｍＳ・Ｃ単位）ＶＣ１打音間期信号発生
回路ｄｌｌのナシドゲートＮＡＮＤ１から分周出力であ
る打音同期信号が第３図１ｆｌのように出力され、更に
遅延回路からなる時打制御回路α２のノアゲートＮＯＲ
茸、Ｎ０Ｒｓ等を介してトラシスファゲートからなるア
ナ０クスイツチ彌をオシ、オフする。さて上記打音周期
信号発生回路１１１）から出力した信号はノアゲートＮ
ＯＲ，、論理回路ｄｆｌｌｔ−介して、打数メｔり圃に
入力する。即ち上述の数合せスイッチ嬶）の投入した時
点で打数メ七り（１８１はリセットされ、打音周期信号
が第３図（１）のように入力する・この際数合せ回路Ｑ
ｌに接続された論理回路（１曖のノアゲートＮ　ＯＲ４
の出カバルスく＠３図（Ｃ）〉α社参毒廿；孟の出力に
ょって第３図（ｈｌのようにフリツづ）０ツづＦＦｓの
出力をＩＱＩレベルに設定するため、打音周期信号は打
数カウンタａηには入力しない。同時に打数メ七り舖の
４ピツトのデータの補数をつリセットカウンタたる打数
カウンタＱ７＋の各ピット入力にバうレルｔッ卜する。

ところで分目回路１７１．ｉｌｌの両出力は時打音合成
回路（ｌαによって合成され、アナ０ジスイウ予閾をそ
の合成出力たる時打音信号でオン、オフする。従って上
記打音周期信号がアナ０ジスイ・ソチ彌をオン、オフす
る度に、前記時打音信号がトランジスタ（ハ）を駆動し
、スヒーカ（財）より時打音として再生発鳴されること
になる。しかして数合せスイッチｌの投入後現在時刻に
対応した時打数の時打音が確認された時点で数合せスイ
ッチごυをオフすると、ノア回路Ｎ　ＯＲｓからパルス
信号βが１個ＷＩａ図（ｄ）のように出力して打数メ℃
り崗の各ピットの出力を１側進めると同時にフリツプフ
０ウプＦＦＩの出力を反転させる０ξれは′数台せＩし
た時打数の次の時打数を打音するために打数メ℃り錦ヲ
設定する亀ので、例えば４時に数合わせを行なうと、打
数メｔす（Ｉ８１にｒｉ５個のパルス信号が入ると同時
にフリツづ）０１すｊＦＦｔを反転させてその出力をＩ
ＩＩレベルに設定する。従ってナンド回路Ｎ　Ａ　Ｎ　
Ｄ　Ｉの出力は存在するが、ノア回路Ｎ０Ｒｔの出力、
即ち打音周期信号の他の回路への出力は停止する。％３
図０１乃至（ｍｌは打数メモリ（１８１の各ピットのｌ
−ｂ出力、０重出力、Ｑ４出力、Ｑ・出力を示す。

さてこの状態で、正時スイッチ内がオシし、正時入力回
路ｔ１６）を介して論理回路ｔＵａのノアゲートＮ０Ｒ
７から＠４図（ａｌのように正時信号ｒか出力すると、
つり・ソウフロツブＦＦＩは出力を１０ルベルに反転さ
せ、上述の数合せ時と同様に打音周期信号が時打制御回
路１１２１を介して論理回路０鴫及びアナ０ジスイもソ
予、騰へ出力するとともにフリッづ）０゛ソーｊＦＦ、
を反転させる。このフリ１ソづフ０ツづＦＦ。

の出力が反転すると、論理回路（１１１を介して打音同
期４８　ｊｊは打数メｔり珀に入力せず、第４図（ｂ）
のように打数カウンタｕ７１に入力する。さて上述のよ
うＶＣ１数合せ時に打数メモリ（１８１のデータの補数
が打数力リンク１１７）［７〜ラレルセツトされている
ため、例えば今福時にて数合わせした状態では打数メ℃
’Ｊ　Ｌ１８１［ｄ　５　個、即ち（０１０１３のデー
タが存在しており、そのため打数カウンタａηにその補
数である（１０１０３がパラレルセットされている。

そこでフリツづ］Ｏ”ＪづＦＦ、の出力が＃１＃Ｌ、ベ
シとなった瞬間に打数カウンタ０７１０入力＠ｃｒｉ’
ｉ’レベルとなって打数カウンタ０７１は「１」をカウ
ントする。従って打音同期信号が打数カウンタ峰へ入力
する前に打数カウンタ０７′ｌのカウント内容け〔１０
１１）となり、その後打音同期信号が１個入力する毎に
カウント内容が［ｌｏｏ］、（１１０１）、［１１１０
〕、（１１１１３，［００００〕のように変わる。！４
図（ｃｌ乃至（ｆｌは打数カウンタＯηの各桁のＱｓ　
、Ｑａ　、Ｑａ　、Ｑ＊小出力示す。この打数カウンタ
１１７１のＩＥＩＩ作は減算カウンタ的１作であって、
最初に設定した数〔例えば５の補数〕に５を減算すると
Ｏとなるのである。つまり打音同期信号を５個カウント
するということは、５個の打数が得られたことになり、
数合せを行なった４時の次の正時である５時を報知する
ことを意味する。ここで例えば５時を正時打音する場合
５個の時打音、即ち′打ち終り音′を他の打音から特徴
づけたいという時、そのＩ打ち終り音ｌの１個手的の４
個目のカウントに対応する打音カウンタＱ７１の（ハ〜
Ｑ４出力〔１１１１〕を使い５個目の音を検出−するこ
とによって打音間隔や減衰時間を変えることができるの
である。この［１１１１：］を検出するのは最終打処理
回路−のアント！′ｊ？　トＡＮ扉あって、［１１１１
］につりセ１９トカウシタｃｍの各ピット出力がなった
時に第４図（ｇ）のように時打制御回路（１２１への出
力を生じ、時打制御回路１１２）からの打音同期１４号
の出力を止める−０ここでナントゲートＮＡＮ１）論Ｖ
ｉ’打ち終り音Ｉをそｈまでの打音間隔に肘して半拍遅
らせるために、ナントゲートＮＡＮＤＩの打音；４期４
ａ号の時打制御回路（１２１への出力と同時ｉ（この出
力に半拍遅れて第３図（ｇｌに示すような打１１＃　Ｍ
　４Ｅ３号を出力するもので、最終打処理回路α曽のア
ンドゲートＡＮＤに第４図ｆｇｌ　に示す出力が生じる
と、時打制御回路１２１のノアゲートＮ　ＯＲｓを通じ
て第４ＶｆｈｌのようにナントゲートＮＡＮＤｓの出力
がフリップフ０ツづＦ　Ｆｓ　、　Ｆ　Ｆ４から構成さ
れる２ヒツトのカラシタに２へ入力することになる。こ
のカラシタ−は打音同期信号をナントゲートＮＡＮＩ）
。

の出力からナントゲートＮ　ＡＮ　Ｄｓの出力へ切換え
このナシドゲートＮＡＮＤ畠からの打音同期信号を＠４
図１ｉｔ　（ｊｌのようにカウントして２ビツト目の出
力、即ち１個手前の打音周期す非信号に対してｌじ゛シ
ト遅らせた信号を得るよ−うにしたものであり、この打
音同期信号たる出力がノアゲートＮＯＲｍ、論理回路Ｖ
ｌ＠を介して打数カラシタ１７１へ人力して打数カラシ
タｔｌｎ）出力を［１１１１）から［００００］とする
。従って最終打処理回路（１１のオアゲートＯＲｘから
４ｇ号が発生し、レジスタ關へ入力する。そしてしジス
タ關の出力によって第４図（ｏｌのようにノアゲートＮ
０Ｒｎから出力が生じ、フリッつ〕ＤｔリプＦＦｉの出
力をＩＯ＃ジベルとし、アナ０ジスイツチ・諭をオフと
する。このアナ０ジスイ・ソチ＋２ｆ９のオフによって
減衰ループから抵抗ｒ３０１）を切離す。即ち減衰ルー
プはコンデシサ四と、抵抗（３０１）　、（３（ｈ）と
から構成さねており、抵抗ｒ３０＋）がこの１し一プか
ら切離されると、減衰時定数は大きくなって、減衰時間
が長くなる。従って打数カウンタｕ７１の九つシタ内容
たる［１１１１〕の各桁出力によって検出されたＩ打ち
終り音Ｉ＃：ｔそれ以前の時打音に比して長く余韻を持
つこととなる。この時打音出力と同時にレジスタ（３３
）のＱｇｓ出力によって、打音停止信号が出力され、フ
リｔソづフロツブＦＦＩの出力ｆｌｌＩレベルとしてノ
アゲートＮ０Ｒｚ　、　Ｎ（’）Ｒａ　　を閉じさせＮ
　Ａ　Ｎ　Ｄ　ｒ　、　Ｎ　Ａ　Ｎ　Ｄｓからの打音同
期４Ｍ号の各部への出力を停止させる。同時に上記Ｑが
出力を打数メ七りｔ１８１べ出力して、次の正時の時打
数に打数メ七りｆ１８１の記憶内容を設定する。

またこのときフリＩ″）プフＤツブＦＦ嘗の出力を反転
してその出力をＩＯ＃レベルとして、打数メモリ（１８
１の内容を打数カラシタ（１７１にパラレルセｔソ卜す
るようにゲート回路颯を開くのである。このようにして
次の正時４ｍ号に対してスタシバイするのである。・治
４図（ｋｌけオアゲートＯＲｓの出力を、また同図　　
　１ｔ／Ｊ　、　１ｍｌ　、　（ｎｌはレジスタ（側の
Ｑｇ＋　＋　Ｑｇ＊　＋　Ｑｇ婁出力會示す。史に第４
図（Ｐ）は数合せ時と正時の際の時打音を示す。向＠４
図の（ｍｌ　、　（ｎｌ及び（０）のタイムスケールは
拡大している。

第２図中の〇−タリスイッチＲ８のａ端子は第１図の連
打設定用スイッチいに対応しており、またｄ端子はスイ
ッチ加に対応している。またーは時打音を１個のみに設
定するス＋ツづ信号入力回路で、このス士ツづ信号入力
回路−のスイッチはＤ−タリスイ１９千Ｒ８のＣ一端子
に対応する。

ところで上述した回路においては、電源投入時のノイズ
や、外来ノイズ等の影響で、打数メｔすｔ１８１の内容
が喬き換えられたりすることが多々あり、その結果所定
の正時のときにその正時数に対応した時打音数にならず
、誤動作するということがあった。そのため従来で／ｒ
ｉ誤１作の闇に斂合せスイッチＣ２１１＜’１２図回路
で＃１０−タリスイッチＲ５のａ端子投入〉を１＋１い
て修正していたが、大変煩しい操作であった。

本発明けこのような欠点に鑑みて為されたものでその目
的とするところは数合せスイッチを１２時１’Ｌｌｌ　
ｉｃ　１回所定時間内だけ自ｖｊ的にオシして正時数に
向応した時打数を自ｗ１的に修正設定するようにして、
誤ｕノ作時の操作の手間を省いた電子時打ち機能付時計
を提供するにある。

以ト’　Ｊ、　５ａ川を実施例によって説明する。第５
図ｔよ一実施例のづ０９２図を示し、数合せスイッチ＋
２１＋は時＃′ｉ機構部の短針が、所定の正時の位置に
達Ｅ７た際に機械的に連動して一定時間才シする機械的
なスイッチから構成されている。この数合せスイッチ＆
ｌ）と、数合せ入力回路−との間には数合せスイッチ日
がオンすると同時に所定時間オンして、数音せ１−号を
オン期間中数合せ入力回路ｔ１３１ｖｃ入力させる時限
回路（至）を挿入している。この時限回路ｔ：旬のｕ１
作時間ＨＦｉ入力受付は時間より大きく、所望時間に対
応して設定している。所望時間とは数合せ設定において
所望の正時数の時打音を発鳴させるに必要な時間であり
、入力受付は時間とは機械的なナセタリ−Ｊりを防止す
るための時間であり、ｖｌえば人力受ｉｔけ時間は約３
２ｍＢｅＣ必要とし、また時打Ｐ７Ｊ期信号が約１．５
　Ｂｅ（とすると、所望肋間νま正時数ｎ　Ｘ　１．５
　Ｓｅｃ必要とする。ここで本実施例では数合せスイッ
チ調がオンする正時を１時とすると、前記の時限回路側
の動作時間Ｈは１．５ｓｅｃである・ しかして、第５図に示すような回路構成の本のを＄２図
回路の０−タリスイッチＲ８のａ端子の代わりに設けれ
ば、例えば毎１時ごとに必らず第２図回路の打数メＶ：
１１８１の内容を次の正時に対応する内容に書換え設定
すεことになり、たとえその以萌においてノイズ等によ
って打数メモリ時の内容が書き換えられていても、毎１
時ごとに自動的に正しい内容に修正することができるの
であるＯ＠６図は正時スイッチＧを自＃Ｉ＋数台せ川の
スイッチとした本発明の一実施例の具体回路を示し、図
中Ｒｓ〜Ｒ４は抵抗、ＣＡ　Ｆｉ電解コシデンサ、ＳＬ
。

Ｓｓは時計機構と連動するスイッチ、Ｔｒはトランジス
タである。そして飢の数合せスイ＋ν子は手１１川の本
来のスイッチである。毎１時ごとに１５秒間オンするも
のである。そしてスイッチＳ＊ｔ″ｉ毎１２時３０分に
オンし、毎１時３０分にオフするように構成され、スイ
ッチＳ３は毎１時３５分にオシし、毎２時３０分にオフ
するように構成さねている。ＥＪｅスイッチ８１はオン
すると、抵抗Ｒ１の一端を］ンデシサＣＡの正極に接続
するようになっているしかして１２時３０分にスイッチ
Ｓ１がオシした状態で、１時の正時に正時スイッチ崗が
オンすると、］シデンサＣムに充電々流が流れ、この電
流がトランジスタＴｒのベースに流れ、トランジスタＴ
ｒはオンし、数合せ入力回路（１３１の入力端を接地す
る。トランジスタＴｒの導通時間は抵抗Ｒ１とコンブ。

すＣＡの時定数によって決定し、トランジスタＴｒカ導
通し、数合せ入力レベルは接地レベルを保持する。従っ
てこのトランジスタ′ｒｒのオン期間中数合せ１０号が
数合せ入力回路ｆ１３１１ｃ入力するのである。

さて」ン１ンサＣＡ　　の充電が完了すると、トランジ
スタ”１’ｒＶｉオフとなって、数合せ入力端は＋ｖＤ
ＤレベルＶＣなり、数合せ信号の入力がなくなる。ここ
で抵抗Ｒ１とコシデシ寸ＣＡの値を適宜設定するこ　　
　　“とｔこより、上述の所望時間が得られることにな
る０峙刻か１時３０分になるさ、スイッチＳｌがオフし
、１時３５分になるとスイッチＳｓがオンする。

このスイッチＳｌのオンによってコンデンサＣＡの両端
は短絡状態となり、完全に放電され、２時３０分になる
と、スイ・ソ予ＳＩＦ′ｉオフとなり、次の１時（修正
時刻）になるまでスタシバイ状態となる・上述のように
一］ンヂシサＣムと抵抗Ｒ，とて時限回路を構成するこ
とによって回路構成が簡単でコストも安価となる。また
毎１時を修正時間とすることによって、コシ苧シサｃＡ
の容置を小さくすることができ、回路構成の小型化、低
コスト化が図れ、その上動作時間を確実に設定できて信
頼性も向上できる。

向上紀各実施例では他の回路の図示及び１１作鉄用を省
略しているが、第１図づ０ツク、＠２図回路に準じるも
のである。

本開明は上述のように構成し、１２時間に１回毎当該上
時に対応した打音同期信号の発生期間内だけ、数合せ信
号を数合せ手段に入力させる数合せスイッチ手段を具備
しているので、従来のように外部ノイズ等によって記憶
保持しである時打数が―き備えられても、自動的に所定
の時間になると記憶内容を正しい時打数に修正すること
ができるものであって、−々外部の数合せスイッチを手
で操作する手間が省け、また時計の取外し、取付けを修
正のたびに行なう必要もないという大変有用な効果を奏
する。

【図面の簡単な説明】

第１図ｔｒｉ電子時打ち機能付時計の基本回路づ０・ツ
ク図、第２図は基本例の回路図、＠３図（ａｌ〜１ｍｌ
、第４図（ａｌ〜ｌｐｌは夫々第２図回路の一１作説明
用タイムナ１）−ト、第５図は本発明の一実施例の要部
の回路づ０１９２図、＠６図は本発明の別の実施例の装
部の具体回路図であり、１１１は水晶発振回路、１２）
、（６）〜（９）は分用回路、１３１はパルス七−タ駆
動出力切候回路、＋１０１は時打音合成回路、１１１）
は時打周期信号発生回路、０２１け時打制御回路、ｆ１
３ｊＦｉ数合せ入力回路、（１６１は論理回路、ａηは
打数ガウンタ、＋１８１は打数メしり、＋２０は数合せ
スイッチ、（２３１は正時スイもソチ、１ｄはスじ一力
、（３５１け時限回路、Ｔｒ／−ｉトランジスタ、ＳＬ
　、　Ｓ寞はスイッチ、Ｒｘは抵抗、ｃＡけ］シテンサ
である。 代理人　弁理士　　石　１）長　七 第３図 （ｐ） 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １１１　　発振手段から基本１波数信号を分周すること
   により運針用駆動手段の駆動信号を作成する時計機能と
   、基本１波数信号−を分目して時打同期を設定する打音
   同期信号を発生させる打音同期信号発生手段と、基本同
   波数信号の分目出力を合成して時打音信号を合成する時
   打音杏改手段と、前記打音同期信号にて変編された時打
   音を人力して打ｆ周期４Ｍ号の個数に応じた個数の時打
   音を再生発鳴する発鳴手段と、予め次の正時に対応する
   時打数を記憶して当該正時信号の入力のＩＩＫ打音−期
   イｉ号を発鳴手段に入力させるとと４に打音同期信号を
   カリブトし配憶設定しである時打数に達した際に発鳴手
   段への打音同期信号の入力を止めがっ最終打音発生後に
   記憶しである時打数に１を加えるようにした時打数設定
   制御手段と、数合せスイッチのオシ期間中に数合せ信号
   を発生させて、前記時打数設定手段の記憶時打数を数合
   せ信号の発生開始時にリセ・シトするとともに前記オシ
   期間中に打身向期伯号を発鳴手段に入力させて時打音を
   発鳴させかつ時打数設定手段に打音同期信号を入力させ
   、数合せスイッチのオフへの切換時に１記時打音の発鳴
   を停止させるとともに時打数設定手段に前記オフ時まで
   の間発鳴された時打数に対応した正時の次のＩＦ時に応
   じた時打数を記憶保持させる数合せ手段とを具備した電
   子時打ち機能付時針Ｑζおいて、１２時間に１回毎当該
   正時に対応した打音１４期信号の発生期間内だけ、前記
   数合せ信号全数合せ手段に入力させる数合せスイッチ手
   段を呉備して成ることを特徴とする電子時打ち機能付時
   計。 ・２１　１１ｉ１記数合せスイッチを時針機能に応じて
   １２時曲ごとにオンさせるとともに数合せスイッチのオ
   シに応じて時限回路を＃作させ一定時間だけ数合せ４６
   号を時限回路により発生させて成ることを特徴とする特
   許請求の範囲第１項記載の電子時打ち機能付時針。 １３１　　所定の正時の前に投入される第１のスイちり
   チを介してコンデンサと抵抗とからなる時限回路をトラ
   ンジスタのベースに接続し、毎正時ごとに一定時間オン
   する正時信号発生用のスイッチのオン時にトランジスタ
   のベースにコンデンサの充電々流を流す回路を構成して
   コンデンサの充電期間中トランジスタをオンさｔ、トラ
   ンジスタのオシによってオシ期間中数合せ信号を発生さ
   せ、所定正時経過後に第２のスイッチを一定時間オシさ
   せ］シデシサの充電々荷を放電させて成ることを特徴と
   する特許趙求の範囲第１項記載の電倚打ち機能付時計。