JPS58169925A - ノ−ド電圧評価用の絶縁ゲ−ト電界効果トランジスタ集積回路 - Google Patents
ノ−ド電圧評価用の絶縁ゲ−ト電界効果トランジスタ集積回路Info
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- JPS58169925A JPS58169925A JP58010635A JP1063583A JPS58169925A JP S58169925 A JPS58169925 A JP S58169925A JP 58010635 A JP58010635 A JP 58010635A JP 1063583 A JP1063583 A JP 1063583A JP S58169925 A JPS58169925 A JP S58169925A
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- 230000006870 function Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims description 2
- 230000005684 electric field Effects 0.000 claims 1
- 230000003068 static effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
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- 238000005070 sampling Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野および技術的背景〕
本発明は、サンプルされるべきノーＰの電圧を評価する
ための絶縁ｒ−）電界効果トランジスタ集積回路に関す
るものでおり、転送トランジスタの被制御電流路は入力
および出力端子間に配置され、出力端子は負荷抵抗とし
て接続されたトランジスタを介して動作電圧源に接続さ
れると共に転送トランジスタのダートにデートが接続さ
れているクラ７ノ用トランノスタの被制御電流路を介し
て動作電源に接続されているそのような集積回路に関す
るものである。
ための絶縁ｒ−）電界効果トランジスタ集積回路に関す
るものでおり、転送トランジスタの被制御電流路は入力
および出力端子間に配置され、出力端子は負荷抵抗とし
て接続されたトランジスタを介して動作電圧源に接続さ
れると共に転送トランジスタのダートにデートが接続さ
れているクラ７ノ用トランノスタの被制御電流路を介し
て動作電源に接続されているそのような集積回路に関す
るものである。
そのような集積ＭＯ８０８回路ドイツ特詐公報ＤＥ２９
３２６０５Ａ１に記載されている。すなわら、それにお
いて蓄積モソユール２７１６として示された回路図に記
載されている。この西ドイツ特許公報のｍ１図はそのよ
うなＭＯＢ回路の全体の回路を示しており、このＭＯ８
回路は転送トランジスタＭ６の外に入力端子に接続され
九りラン！用トランゾスタｖｉ３のｒ−）’ｉ制御スる
第１のイン・々−夕と転送トランジスタのダートを制御
する第２のインバータの２つの入力端子に接続されたイ
ンバータを備えている。
３２６０５Ａ１に記載されている。すなわら、それにお
いて蓄積モソユール２７１６として示された回路図に記
載されている。この西ドイツ特許公報のｍ１図はそのよ
うなＭＯＢ回路の全体の回路を示しており、このＭＯ８
回路は転送トランジスタＭ６の外に入力端子に接続され
九りラン！用トランゾスタｖｉ３のｒ−）’ｉ制御スる
第１のイン・々−夕と転送トランジスタのダートを制御
する第２のインバータの２つの入力端子に接続されたイ
ンバータを備えている。
通常そのような装置は８個のＭＯＳ ）ランゾスタを有
しているため多少高価なものとなっている。
しているため多少高価なものとなっている。
本発明者は、それ故前記西ト°イッ特許公報第２図に示
されたような、たった５個のトランジスタしか備えてい
ないよシ簡単な構成の装置に注目したものである。しか
しながら、これも未だ充分に満足すべきものではないこ
とが認められた。それ故、本発明者はさらに使用部品数
を減少させる努力を続け、特許請求の範囲第１項に記載
した構成瞥到達したものである。
されたような、たった５個のトランジスタしか備えてい
ないよシ簡単な構成の装置に注目したものである。しか
しながら、これも未だ充分に満足すべきものではないこ
とが認められた。それ故、本発明者はさらに使用部品数
を減少させる努力を続け、特許請求の範囲第１項に記載
した構成瞥到達したものである。
本発明によれば３個のＭＯＳ ）ランゾスタを使用する
だけの装置によって上記問題を解決することができる。
だけの装置によって上記問題を解決することができる。
したがって実際の応用の観点において、本発明は回路を
最も簡単なものとすると共に回路の個々のトランジスタ
間のノぐラメータの相違による影響に対して不感にする
ものである。
最も簡単なものとすると共に回路の個々のトランジスタ
間のノぐラメータの相違による影響に対して不感にする
ものである。
以下添付図面を参照にして詳細に説明する。
第１図に示す一般的な実施例において、転送トランジス
タｔの被制御電流路は入・万端子ｅと出力端子＆との間
に配置されておわ、仁れは従来技術の場合と同様である
。しかしながら、この転送トランジスタｔのダートは従
来の回路とは異なってインバータの出力を供給されるの
ではなく、本発明においては基準電圧Ｕｒの電源に接続
されている。
タｔの被制御電流路は入・万端子ｅと出力端子＆との間
に配置されておわ、仁れは従来技術の場合と同様である
。しかしながら、この転送トランジスタｔのダートは従
来の回路とは異なってインバータの出力を供給されるの
ではなく、本発明においては基準電圧Ｕｒの電源に接続
されている。
出力端子ａは抵抗として接続された負荷トランジスタＬ
を介して動作電圧Ｕの電源に接続されると共にフランジ
用トランノスタにの被制御電流路を経由して動作電圧源
に接続されている。
を介して動作電圧Ｕの電源に接続されると共にフランジ
用トランノスタにの被制御電流路を経由して動作電圧源
に接続されている。
第１図において負荷トランジスタｔは抵抗としてＳ続さ
れ、そのｒ−）は負荷トランジスタｔがエンファンスメ
ント型である場合には動作電圧源に接続されている。ま
た、フランジ用トランノスタのｒ−）が前述のインバー
タの出力部に接続されている従来のものと異なって、本
発明においてはフランジ用トランノスタのデートは基準
電圧υ源に接続されている。すなわち、転送トランジス
タｔとフランジ用トランゾスタにの両者のｒ−）は従来
の回路と同様に互に接続されているが回路の別の地点、
すなわち基準電圧υ、の電源に接続されている。
れ、そのｒ−）は負荷トランジスタｔがエンファンスメ
ント型である場合には動作電圧源に接続されている。ま
た、フランジ用トランノスタのｒ−）が前述のインバー
タの出力部に接続されている従来のものと異なって、本
発明においてはフランジ用トランノスタのデートは基準
電圧υ源に接続されている。すなわち、転送トランジス
タｔとフランジ用トランゾスタにの両者のｒ−）は従来
の回路と同様に互に接続されているが回路の別の地点、
すなわち基準電圧υ、の電源に接続されている。
第２図に示す特別の実施例においては、デシレジ、ン型
であるとする３個のトランジスタを備え、負荷トランジ
スタｔのｒ−）は出力端子ａに接続されている。互に接
続されている転送およびクラン！用両トランゾスタのダ
ートはしかしながら回路のぜ口電位点に接続されている
。
であるとする３個のトランジスタを備え、負荷トランジ
スタｔのｒ−）は出力端子ａに接続されている。互に接
続されている転送およびクラン！用両トランゾスタのダ
ートはしかしながら回路のぜ口電位点に接続されている
。
本発明による回路は主として２つの動作範囲を有してい
る。
る。
ｌ、 入力電圧Ｕ、が低く次式が適用される範囲。
Ｕｒｕ、 ） ｕｔ
ここでｕｔは転送トランジスタｔのゲートしきい値電圧
である。
である。
高オーム抵抗である負荷トランゾスタＬを無視すること
によって、転送トランゾスタｔとフランジ用トランゾス
タには高入力電ｆｉｔ−生成する単一のトランジスタと
考えることができ、それ故低い入力電圧ｕ６においては
回路はまた低い入力抵抗を持つ。したがって、出力電圧
Ｕ は殆ど入力電圧ｕ０に等しい。
によって、転送トランゾスタｔとフランジ用トランゾス
タには高入力電ｆｉｔ−生成する単一のトランジスタと
考えることができ、それ故低い入力電圧ｕ６においては
回路はまた低い入力抵抗を持つ。したがって、出力電圧
Ｕ は殆ど入力電圧ｕ０に等しい。
２、 入力電圧が高く、次の式が適用される範囲。
Ｕｒｕ、 ＜ ｕｔ
この場合には転送トランジスタｔとクランｌ用トランジ
スタにの両者の電流が流れなくな９、負荷トランノスタ
ｔＯ高オーム抵抗が高い出力電圧Ｕ、を発生する。
スタにの両者の電流が流れなくな９、負荷トランノスタ
ｔＯ高オーム抵抗が高い出力電圧Ｕ、を発生する。
ここに挙げた２つの状態の一万から他方への転移がここ
で重要なことである。もしもＵ ｒ ｕ ＊がｕｔよ
りもはんの少しでも大きければ、転送トランゾスタｔは
飽和状Ｉｔ （ｕ、＞ｕ、 ）にあり、クランｌ用トラ
ンジスタには非導電状態であるから、出力電圧Ｕ、もま
た負荷トランジスタｔの電流電圧特性によシ入力１に流
量。の関数であるに過ぎない、したがって前述の状態１
においては回路はサンプルされるべきノードにおいて急
速に大きな寄生容量Ｃ０ｔ−充電することができ、殆ど
一定のサンプリングノード電位においてサンプルされる
べきノーげに流れる状９１から状態２への転位における
小さな電流を確実に認識することができる。
で重要なことである。もしもＵ ｒ ｕ ＊がｕｔよ
りもはんの少しでも大きければ、転送トランゾスタｔは
飽和状Ｉｔ （ｕ、＞ｕ、 ）にあり、クランｌ用トラ
ンジスタには非導電状態であるから、出力電圧Ｕ、もま
た負荷トランジスタｔの電流電圧特性によシ入力１に流
量。の関数であるに過ぎない、したがって前述の状態１
においては回路はサンプルされるべきノードにおいて急
速に大きな寄生容量Ｃ０ｔ−充電することができ、殆ど
一定のサンプリングノード電位においてサンプルされる
べきノーげに流れる状９１から状態２への転位における
小さな電流を確実に認識することができる。
読取シ専用メモリのようなスタテイ、りな半導体メモリ
中の感知増幅器として本発明の回路を利用した好ましい
実施例においては、そのような寄生容量Ｃはサンプルさ
れるべきノーげに・ 接続されたピット線の容量として生じる。
中の感知増幅器として本発明の回路を利用した好ましい
実施例においては、そのような寄生容量Ｃはサンプルさ
れるべきノーげに・ 接続されたピット線の容量として生じる。
基準電圧電源の電圧Ｕは一定であっても、時間の関数と
して変化しても何れでもよく、集積回路の数個の感知増
幅器に対して共通の基準電圧源を設けてもよい。この基
準電圧は例えば電圧分圧器による方法のような種々の方
法で生成することができ、或は動作電圧と同一にするこ
ともできる。特に転送トランゾスタｔとクランｌ用トラ
ンジスタｋが第２図に示すように共にデルシ、ン型のト
ランゾスタである場合には、回路のぜ口電位点の電圧に
尋しくすることができる。
して変化しても何れでもよく、集積回路の数個の感知増
幅器に対して共通の基準電圧源を設けてもよい。この基
準電圧は例えば電圧分圧器による方法のような種々の方
法で生成することができ、或は動作電圧と同一にするこ
ともできる。特に転送トランゾスタｔとクランｌ用トラ
ンジスタｋが第２図に示すように共にデルシ、ン型のト
ランゾスタである場合には、回路のぜ口電位点の電圧に
尋しくすることができる。
第１図は本発明の１実施例の回路図であり、第２図は別
の実施例の回路図である。 ｔ・・・転送トランゾスタ、ｋ・・・クランｌ用トラン
ジスタ、ｔ・・・負荷トランジスタ％ Ｃｏ・・寄生容
量。
の実施例の回路図である。 ｔ・・・転送トランゾスタ、ｋ・・・クランｌ用トラン
ジスタ、ｔ・・・負荷トランジスタ％ Ｃｏ・・寄生容
量。
Claims (7)
- （１）転送トランジスタの被制御電流路が入力端子と出
力端子との間に配置され、出力端子は負荷抵抗として接
続されたトランジスタを介して動作電圧源に接続される
と共に前６己転送トランソスタのデートとそのダートが
接続されているクランプ用トランジスタの被削・１１寛
波路を介Ｉ７て動作電圧源に接続されているサンプルさ
れるべきノート９の電圧を評価するための絶縁り゛−ト
電界効釆トランジスタ集積回路において、前記相互に接
続されたデートが基準電圧源に接続されていることを特
徴とする集積回路。 - （２）読取り専用メモリの如きスタティックな半導体メ
モリにおける感知増幅器として使用されるための回路で
あって、選択的にメモリセルに接続されるサンプルされ
るべきノーげに接続きれていることを特徴とする特許請
求の範囲第１項記載の集積回呼。 - （３）３個のトランジスタが全てエン２アンスメント型
であることを特徴とする特許請求の範囲第１項または第
２項記載の集積回路。 - （４） 負荷抵抗として接続されているトランジスタ
がデジレジ、ン型のものであることを特徴とする特許請
求め範囲第１項または第２項記載の集積回路。 - （５）前記転送トランジスタおよび前記クランプ用トラ
ンジスタがデフレジ、ン型のものであり、それらのｒ−
）が回路のゼロ電位点に接続されていることを特徴とす
る特許請求の範囲第１項、第２項または第４項の倒れか
記載の集積回路。 - （６）前記基準電圧源の電圧が一定か、或は時間の関数
として変化するかの何れかであり、集積回路の数個の回
路に対して共通の基準電圧源が設けられていることを特
徴とする特許請求、の範囲給１項乃至第４項の何れか記
載の集積回路。 - （７） 前記基準電圧源が動作電圧源と同一であるこ
とを特徴とする特許請求の範囲第６項記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82100657A EP0085123B1 (de) | 1982-01-30 | 1982-01-30 | Integrierte Isolierschicht-Feldeffekttransistor-Schaltung zum Bewerten der Spannung eines Abtastknotens |
| EP82100657.4 | 1982-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169925A true JPS58169925A (ja) | 1983-10-06 |
| JPH0349159B2 JPH0349159B2 (ja) | 1991-07-26 |
Family
ID=8188848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58010635A Granted JPS58169925A (ja) | 1982-01-30 | 1983-01-27 | ノ−ド電圧評価用の絶縁ゲ−ト電界効果トランジスタ集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4742253A (ja) |
| EP (1) | EP0085123B1 (ja) |
| JP (1) | JPS58169925A (ja) |
| DE (1) | DE3264160D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015072522A1 (ja) * | 2013-11-15 | 2015-05-21 | 旭化成エレクトロニクス株式会社 | 電圧検出器、基準電圧設定方法、および、プログラム |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
| US5056063A (en) * | 1990-05-29 | 1991-10-08 | Texas Instruments Incorporated | Active sense amplifier with dynamic pre-charge transistor |
| US5397346A (en) * | 1992-04-28 | 1995-03-14 | Carbomedics, Inc. | Prosthetic heart valve with sewing ring |
Citations (2)
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|---|---|---|---|---|
| JPS53123630A (en) * | 1977-04-04 | 1978-10-28 | Nec Corp | Sense circuit of mis memory |
| JPS5634187A (en) * | 1979-08-10 | 1981-04-06 | Siemens Ag | Mosstransistor circuit |
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-
1982
- 1982-01-30 EP EP82100657A patent/EP0085123B1/de not_active Expired
- 1982-01-30 DE DE8282100657T patent/DE3264160D1/de not_active Expired
-
1983
- 1983-01-25 US US06/460,957 patent/US4742253A/en not_active Expired - Fee Related
- 1983-01-27 JP JP58010635A patent/JPS58169925A/ja active Granted
Patent Citations (2)
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| JPWO2015072522A1 (ja) * | 2013-11-15 | 2017-03-16 | 旭化成エレクトロニクス株式会社 | 電圧検出器、基準電圧設定方法、および、プログラム |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4742253A (en) | 1988-05-03 |
| JPH0349159B2 (ja) | 1991-07-26 |
| DE3264160D1 (en) | 1985-07-25 |
| EP0085123A1 (de) | 1983-08-10 |
| EP0085123B1 (de) | 1985-06-19 |
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