JPS58169934A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58169934A JPS58169934A JP57052091A JP5209182A JPS58169934A JP S58169934 A JPS58169934 A JP S58169934A JP 57052091 A JP57052091 A JP 57052091A JP 5209182 A JP5209182 A JP 5209182A JP S58169934 A JPS58169934 A JP S58169934A
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- JP
- Japan
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- semiconductor
- layer
- isolation region
- film
- groove
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は牛導体集積回路装＆、％にバイポーラ大規模集
積回路等の素子分離領域の改良に関する。
積回路等の素子分離領域の改良に関する。
（ｂ） 技術の背景
情報処理装置のコストパフォーマンスの一層の向上はこ
れに使用される半導体装置−かかっていると目され、−
１Ｍ素子の高速化、低消費電力化、記憶素子の大容量化
力１強力に推進されている。
れに使用される半導体装置−かかっていると目され、−
１Ｍ素子の高速化、低消費電力化、記憶素子の大容量化
力１強力に推進されている。
バイポーラ大規模集積回路（以下ＬＳＩ という）に
ついても、集積規模、回路速度及び消費電力等について
急速な向上が重ねられているが、これはプロセス技術と
回路技術の総合的な進歩によって遍成されたものでル）
る。
ついても、集積規模、回路速度及び消費電力等について
急速な向上が重ねられているが、これはプロセス技術と
回路技術の総合的な進歩によって遍成されたものでル）
る。
バイポーラ集積回路における素子分離技術のＬＳＩ に
到る進歩Ｉ、そのプロセス技術の進歩の中で大きい比重
をｌめており集積度の向上と特性改善の両１ｆＩＫ寄与
している。
到る進歩Ｉ、そのプロセス技術の進歩の中で大きい比重
をｌめており集積度の向上と特性改善の両１ｆＩＫ寄与
している。
（Ｃ） 従来技術と間勉点
素１子分離技術として集積し１路の誕生のとき以来用い
られた接合分離方式では逆バイアスされたｐｎ接合には
大きな寄生容量が発生するのに対し、酸化膜障壁で必要
な分離な施すことによ−て寄生容量ケ大幅に軽減し、か
つ、素子分離領域を大幅に諷少するアイソプレーナ（１
ａ ｏｐ Ｉ ａｎ ａ ｒ ）法等カ提供され、更に
第１図に側断面図を示すｌ０Ｐ（Ｉｓｏｌａｔｉｏｎ
ｗｉｔｈ ０ｘｉｄｅ ａｎｄ Ｐｏ１ｙｓｉｌｉｃｏ
ｎ）もしくはＶＩＰ（Ｖ−ｇｒｏｏｖｅ ｌ５ｏｌａｔ
ｉｏｎＰｏｌｙｃｒｙｓｔａＪ ｂａｃｋｆｊＪＩ）と
呼ばれる素子分離法が既にバイポーラメモリＬＳＩ
に実用化されている。
られた接合分離方式では逆バイアスされたｐｎ接合には
大きな寄生容量が発生するのに対し、酸化膜障壁で必要
な分離な施すことによ−て寄生容量ケ大幅に軽減し、か
つ、素子分離領域を大幅に諷少するアイソプレーナ（１
ａ ｏｐ Ｉ ａｎ ａ ｒ ）法等カ提供され、更に
第１図に側断面図を示すｌ０Ｐ（Ｉｓｏｌａｔｉｏｎ
ｗｉｔｈ ０ｘｉｄｅ ａｎｄ Ｐｏ１ｙｓｉｌｉｃｏ
ｎ）もしくはＶＩＰ（Ｖ−ｇｒｏｏｖｅ ｌ５ｏｌａｔ
ｉｏｎＰｏｌｙｃｒｙｓｔａＪ ｂａｃｋｆｊＪＩ）と
呼ばれる素子分離法が既にバイポーラメモリＬＳＩ
に実用化されている。
第１図において、１はｐ−８ｉ基板であって、表面の面
指数は（１００＞である。２はｎ４−埋込層、３はｐ十
〜チャネルカット層、４はｎ−一エビクキシャル成長層
、５はＳｉＯ，膜を示す。素子分離領域Ａ及びコレクタ
分１ｗ１ｌ餉域Ｂは、水酸化カリウム（ＫＯＨ）溶液に
よる異方性エツチングにより形成された■溝に、ＳｉＯ
，＄６に形成Ｌ −多Ｍ Ａ Ｓ ｉ ７を充填してそ
の表面に８ｉ０．膜８を形成することシＣよって形成さ
れる。
指数は（１００＞である。２はｎ４−埋込層、３はｐ十
〜チャネルカット層、４はｎ−一エビクキシャル成長層
、５はＳｉＯ，膜を示す。素子分離領域Ａ及びコレクタ
分１ｗ１ｌ餉域Ｂは、水酸化カリウム（ＫＯＨ）溶液に
よる異方性エツチングにより形成された■溝に、ＳｉＯ
，＄６に形成Ｌ −多Ｍ Ａ Ｓ ｉ ７を充填してそ
の表面に８ｉ０．膜８を形成することシＣよって形成さ
れる。
しかしながらこのＶ＠、ＩＯＰ 法による素子分離にお
いては、素子分離領域Ｂの幅が、エピタキシャル成長層
４の厚さなどの深さ方向の条件によって制限されるため
に、 ＬＳＩ の集積度向上に限界がある。
いては、素子分離領域Ｂの幅が、エピタキシャル成長層
４の厚さなどの深さ方向の条件によって制限されるため
に、 ＬＳＩ の集積度向上に限界がある。
この問題を解決するために前記Ｖ溝ＩＯＰ法を拡張し、
素子分離＄ ｆ ８ ｉの反応性スパッタエツチング法
によって１字状に形成する一溝ＩＯＰ法が提案されてい
る。
素子分離＄ ｆ ８ ｉの反応性スパッタエツチング法
によって１字状に形成する一溝ＩＯＰ法が提案されてい
る。
第２図はＬ４溝１０Ｐ法の一例を示す側断面図であって
、第１図と同一符号は同一対象部分を示す。
、第１図と同一符号は同一対象部分を示す。
このｌ、Ｊｌｌ ＩＯＰ法の適用によって、素子分離領
域軸をリソグラフィ法で制限される寸法まで微細化する
ことが可能となり、バイポーラＬＳＩ等の集積度の向上
、動作速度環の特性の向上が推進されている。
域軸をリソグラフィ法で制限される寸法まで微細化する
ことが可能となり、バイポーラＬＳＩ等の集積度の向上
、動作速度環の特性の向上が推進されている。
しかしながら、動作速度が向上し、対象とする一波数が
高くなるに伴って、半導体素子と基板との間の浮遊容量
の影響が大きくなり、動作速度の向上が制限される。従
ってこの半導体素子と基板との間の浮遊容量を減少する
ことを目的として既に多（の提案がなされているが、素
子分離領域についても浮遊容量を減少する効果を与える
ことが望ましい。
高くなるに伴って、半導体素子と基板との間の浮遊容量
の影響が大きくなり、動作速度の向上が制限される。従
ってこの半導体素子と基板との間の浮遊容量を減少する
ことを目的として既に多（の提案がなされているが、素
子分離領域についても浮遊容量を減少する効果を与える
ことが望ましい。
（ｄ） 発明の目的
本発明は、第一の導電型のシリコン基板よりキャリア濃
度の高い第二の導電型の埋込層上Ｋ、該埋込層よりキャ
リア濃度の低い第二の導電型のシリコンエピタキシャル
成長層を有する−の半導体基体に積数の半導体素子を形
成してなる半導体装置において、従来島アイソプレーナ
法或いはＩＯＰ法に比較して、該半導体素子と核シリコ
ン基板間の浮遊容量を減少させる素子分離構造を提供す
ることを目的とする。
度の高い第二の導電型の埋込層上Ｋ、該埋込層よりキャ
リア濃度の低い第二の導電型のシリコンエピタキシャル
成長層を有する−の半導体基体に積数の半導体素子を形
成してなる半導体装置において、従来島アイソプレーナ
法或いはＩＯＰ法に比較して、該半導体素子と核シリコ
ン基板間の浮遊容量を減少させる素子分離構造を提供す
ることを目的とする。
（ｅ） 発明の構成
本発明の前記目的は、第１の導電型な有１−る半導体基
板と、前記半導体基板上に形成された＃！２導電型を有
する半導体層と、前記半導体基板と半導体層との関妊配
設されたｊ１１導電型埋込層と、前記半導体層の表面か
ら前配半導体基板忙到達して配設された絶縁分離領域と
、前記絶縁分離領域によって分離された前記半導体層に
形成された能動素子あるいは受動素子を含み、前記絶縁
分離領域は、前記半導体層と半導体基板との界７１０部
において前記半導体層表面における幅よりも大なる暢を
有する牛導体集積回路装ｆｌｌＫよって達成される。
板と、前記半導体基板上に形成された＃！２導電型を有
する半導体層と、前記半導体基板と半導体層との関妊配
設されたｊ１１導電型埋込層と、前記半導体層の表面か
ら前配半導体基板忙到達して配設された絶縁分離領域と
、前記絶縁分離領域によって分離された前記半導体層に
形成された能動素子あるいは受動素子を含み、前記絶縁
分離領域は、前記半導体層と半導体基板との界７１０部
において前記半導体層表面における幅よりも大なる暢を
有する牛導体集積回路装ｆｌｌＫよって達成される。
（０発明の実施例
以下本発明な実施例により、図面を参照して具体的に説
明する。
明する。
亀３図（ａ）乃至（ｅ）は本発１ｊｌｊＫよる半導体装
置を実状する製造方法の一実施例な示す断面図である。
置を実状する製造方法の一実施例な示す断面図である。
本発明によれば、＃Ｉ３図（ａ） Ｋ示す如く、ｆ−８
ｉｉＩＭ４１１１上にＳｊＯ，よりなるマスク１２４Ｉ
：設けて。
ｉｉＩＭ４１１１上にＳｊＯ，よりなるマスク１２４Ｉ
：設けて。
半導体素子の埋込層とする部分１３及び素子分離に用い
る部分１′４に砒素（Ａａ）もしくはアンチモン（８ｂ
）等のｎ［不純物を例えばＩ Ｘ １０２゜ａｍ−ｓ根
皮の高鰻度に、際さ１．５〜３．０ ［ａｍ：］根度に
拡散する。
る部分１′４に砒素（Ａａ）もしくはアンチモン（８ｂ
）等のｎ［不純物を例えばＩ Ｘ １０２゜ａｍ−ｓ根
皮の高鰻度に、際さ１．５〜３．０ ［ａｍ：］根度に
拡散する。
次いで！、３図（ｂ） Ｋ示す如く、マスク１２を除去
し、例えば液相エピタキシャル成長法によって、ｌＸｌ
０ Ｃｍ ８度に前記と一一のｎ製不純物を含むＳ
ｉ エピタキシャル成長層１５を厚さ１，５〜３．０［
ａｍｌ一度に形成する。この過程において領域１３及び
１４にある高負度のｎ型不純物はエピタキシャル成長層
１５にも若干拡散して、ｎ＋領域１３’及び１４′が形
成される。この♂領域１３’は埋込層である。
し、例えば液相エピタキシャル成長法によって、ｌＸｌ
０ Ｃｍ ８度に前記と一一のｎ製不純物を含むＳ
ｉ エピタキシャル成長層１５を厚さ１，５〜３．０［
ａｍｌ一度に形成する。この過程において領域１３及び
１４にある高負度のｎ型不純物はエピタキシャル成長層
１５にも若干拡散して、ｎ＋領域１３’及び１４′が形
成される。この♂領域１３’は埋込層である。
続いて、８ｉ０．膜１６を厚さ１００［ｎｌｎ１４度８
ｉ、Ｎ、膜１７を厚さ２００（ｎｍ）相変に形成し、素
子分離領域を形成する位置のＳｉ、Ｎ、膜１７及びＳｉ
ｎ、膜１６を選択的に除去する。ただし、窓幅はエピタ
キシャル成長層１５表面における素子分離領域幅に相当
する値とする。
ｉ、Ｎ、膜１７を厚さ２００（ｎｍ）相変に形成し、素
子分離領域を形成する位置のＳｉ、Ｎ、膜１７及びＳｉ
ｎ、膜１６を選択的に除去する。ただし、窓幅はエピタ
キシャル成長層１５表面における素子分離領域幅に相当
する値とする。
次いで＃１３図（Ｃ）Ｋ示す如く、反応性スパッタエツ
チング法によって溝を形成する。反応性スパッタエツチ
ングにおけるエラチャン）Ｋ塩Ｘ（Ｃ）、）もしくは四
塩化炭素（ＣＣ）、）郷を使用するとき、不純物濃度の
高いｎ＋領域１４′においてはサンドエツチングが進行
して、この部分の溝幅が膨らんだ断面形状となるが、ｎ
領域１４′が完全に除去されたときには図の如き断面が
十字状の溝１８か得られる。
チング法によって溝を形成する。反応性スパッタエツチ
ングにおけるエラチャン）Ｋ塩Ｘ（Ｃ）、）もしくは四
塩化炭素（ＣＣ）、）郷を使用するとき、不純物濃度の
高いｎ＋領域１４′においてはサンドエツチングが進行
して、この部分の溝幅が膨らんだ断面形状となるが、ｎ
領域１４′が完全に除去されたときには図の如き断面が
十字状の溝１８か得られる。
次いで第３図（ｄ）に示す如く 、溝１８の内面ＫＳｉ
Ｏｔ１［１９，溝１８の下ｆｉｌｉＫｐ＋餉域２ｏを設
領域ノンドープ多結晶８１２１を＄１８に充填する。
Ｏｔ１［１９，溝１８の下ｆｉｌｉＫｐ＋餉域２ｏを設
領域ノンドープ多結晶８１２１を＄１８に充填する。
すなわち、ドライ酸化法によって溝１Ｂの面に８ｉ０．
＠１９を一旦厚さ数１０ ［ｎｍ’）＃度忙形成し、硼
素＠等の不純物をイオン注入法によってチャネルカット
として機能するｐ＋領域２０形成のために注入する、Ｊ
Ｋウェット酸化等を行なってＳ烏０．膜１９の厚さを３
００［ｎｍ：］ 程度とする。
＠１９を一旦厚さ数１０ ［ｎｍ’）＃度忙形成し、硼
素＠等の不純物をイオン注入法によってチャネルカット
として機能するｐ＋領域２０形成のために注入する、Ｊ
Ｋウェット酸化等を行なってＳ烏０．膜１９の厚さを３
００［ｎｍ：］ 程度とする。
多結晶８Ｉの充填方法として、従来のＶ 溝ＩＯＰ法に
おいては一威に常圧化学気相成長法（以下ＣＶＤ法とい
う）が用いられていたが、溝が深く、ｊｌＫｌｌらみを
有する場合には、常圧ＣＶＤ法″′ＣＳ言気体の構内へ
のまわり込みが不光分でありて、中間に空洞部分を生じ
一様な充填か行われない。従って気体圧力を数（Ｔｏ
ｒ ｒ ）１Ｍ度以下とし、気体の平均自由性＊Ｖ長く
する減圧ＣＶＤ法な通用することによって、一様に緻密
な充填が行なわれる。
おいては一威に常圧化学気相成長法（以下ＣＶＤ法とい
う）が用いられていたが、溝が深く、ｊｌＫｌｌらみを
有する場合には、常圧ＣＶＤ法″′ＣＳ言気体の構内へ
のまわり込みが不光分でありて、中間に空洞部分を生じ
一様な充填か行われない。従って気体圧力を数（Ｔｏ
ｒ ｒ ）１Ｍ度以下とし、気体の平均自由性＊Ｖ長く
する減圧ＣＶＤ法な通用することによって、一様に緻密
な充填が行なわれる。
次いで第３図（ｅ） ｇ示す如く、ノンドープ多結晶８
ｉ２１の溝１８外の部分をＳｉ、Ｎ、膜１７をストッパ
として除去し、更Ｖｃ８ｉ、Ｎ、１Ｉｋ１７をマスクと
して溝内に５１１ｇ１１１された多結晶８１２１０表面
を象化し、厚さ例えば５００乃至８００［ｎｍ″］１＝
度の８ｉ０．膜２２を形成する。最後にＳｉｎ ＩＮｍ
ａｌ、１１ ｒな除去することＫよって素子分離領域
が完成する。
ｉ２１の溝１８外の部分をＳｉ、Ｎ、膜１７をストッパ
として除去し、更Ｖｃ８ｉ、Ｎ、１Ｉｋ１７をマスクと
して溝内に５１１ｇ１１１された多結晶８１２１０表面
を象化し、厚さ例えば５００乃至８００［ｎｍ″］１＝
度の８ｉ０．膜２２を形成する。最後にＳｉｎ ＩＮｍ
ａｌ、１１ ｒな除去することＫよって素子分離領域
が完成する。
＃＃、４図は本発明の素子分離領域な有ｆＺｒバイポー
ラＬＳＩ の−例の部分断面図であって、前配爽施例
と同一符号は同一部分を示し、１９′は８ＩＯ。
ラＬＳＩ の−例の部分断面図であって、前配爽施例
と同一符号は同一部分を示し、１９′は８ＩＯ。
膜、２１′は多結晶８ｉ＝２２’）まＳ１０．膜、２３
はペース、２４はコレクタ、２５はエミッタ、２６は電
極を示す。
はペース、２４はコレクタ、２５はエミッタ、２６は電
極を示す。
本実施例においては、シリコン基板１１のｔｈＩ指数を
（１００）とし、水酸化カリウム（ＫＯＩ（）溶方法に
よって素子分離領域のための溝を形成Ｌ、Ｓ１０．膜１
９を形成する第２回目の酸化以降の工程は、コレクタ分
離領域にも適用されている。
（１００）とし、水酸化カリウム（ＫＯＩ（）溶方法に
よって素子分離領域のための溝を形成Ｌ、Ｓ１０．膜１
９を形成する第２回目の酸化以降の工程は、コレクタ分
離領域にも適用されている。
以上説明した実施例においては、Ｎ込層１３′と溝１８
を形成することによって除去されるｎ＋領域１４’とを
分離して形成しているが、非選択的に埋込層を形成し、
前記実施例と同様の反応性スパッタエツチングな制御す
ることによっても断面が十字状の溝を形成することが可
能であって、本発明の構造な得ることができる。
を形成することによって除去されるｎ＋領域１４’とを
分離して形成しているが、非選択的に埋込層を形成し、
前記実施例と同様の反応性スパッタエツチングな制御す
ることによっても断面が十字状の溝を形成することが可
能であって、本発明の構造な得ることができる。
倹）発明の詳細
な説明した如く、本発明はＩＯＰ法による素子分離領域
がエピタキシャル成長層の表面部においては狭く、基体
内においては広く形成さ４た半導体装置を提案するもの
であって、バイポーラＬＳＩ 等の集積度の向上を推
進しつつ、半導体索子と基愼との関に形成される浮遊容
量１に減少して動作速度等の特性な向上する効果を有す
る。
がエピタキシャル成長層の表面部においては狭く、基体
内においては広く形成さ４た半導体装置を提案するもの
であって、バイポーラＬＳＩ 等の集積度の向上を推
進しつつ、半導体索子と基愼との関に形成される浮遊容
量１に減少して動作速度等の特性な向上する効果を有す
る。
謝１ＰＩＩＪ及び第２図は従来例を示す断面図、第３図
（ａ）乃至（ｅ）及び＃！４図は本発明の実施例な示す
断面図である。 図にお（・て、１はＳｉ基板、２は埋込層、３はチャネ
ルカット層％４はエピタキシャル成長層、５は５１０ｍ
膜、６は８ｉ０．膜、７は多結晶Ｓ１層８は８１０ｍ１
！ｌ、１１はＳｉ基板、１２はマスク、１３はｎ＋領領
域１３′は埋込層、１４及び１４′はｎ領域、１５はエ
ピタキシャル成＊ｍ、１６はＳｉＯ，膜、１７はＳｉ、
Ｎ、膜、１８は溝、１９及１９′はＳｉｎ、膜、２０は
ｐ領域、２１及び２１’は多結晶Ｓｔ層％２２及び２２
′は８４０．膜、２３はベース、２４はコレクタ、２５
はエミッタ、２６は電極を示す、 資ヌル１（θ） Ｆ−５１，・１・・
（ａ）乃至（ｅ）及び＃！４図は本発明の実施例な示す
断面図である。 図にお（・て、１はＳｉ基板、２は埋込層、３はチャネ
ルカット層％４はエピタキシャル成長層、５は５１０ｍ
膜、６は８ｉ０．膜、７は多結晶Ｓ１層８は８１０ｍ１
！ｌ、１１はＳｉ基板、１２はマスク、１３はｎ＋領領
域１３′は埋込層、１４及び１４′はｎ領域、１５はエ
ピタキシャル成＊ｍ、１６はＳｉＯ，膜、１７はＳｉ、
Ｎ、膜、１８は溝、１９及１９′はＳｉｎ、膜、２０は
ｐ領域、２１及び２１’は多結晶Ｓｔ層％２２及び２２
′は８４０．膜、２３はベース、２４はコレクタ、２５
はエミッタ、２６は電極を示す、 資ヌル１（θ） Ｆ−５１，・１・・
Claims (1)
- 第１の導電型を有する半導体基板゛と、前記半導体基板
上く形成された第２導電型ｉｋ有する半導体層と、前記
半導体基板と半導体層との間に配設された絽１導電製埋
込層と、前記半導体層の表向から前記半導体基板に到達
して配設された絶縁分離領域と、前記絶縁分離領域によ
って分離された前記半導体層に形成された能動本子ある
いは受ａｍ子を含み、前記絶縁分離領域は、前記半纏体
層と半導体基板との界面部において前記半導体層表面に
おける幅よりも大なる幅を有することを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052091A JPS58169934A (ja) | 1982-03-30 | 1982-03-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052091A JPS58169934A (ja) | 1982-03-30 | 1982-03-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169934A true JPS58169934A (ja) | 1983-10-06 |
Family
ID=12905154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052091A Pending JPS58169934A (ja) | 1982-03-30 | 1982-03-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169934A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925805A (en) * | 1988-04-05 | 1990-05-15 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having an SOI structure using selectable etching |
| US5990536A (en) * | 1995-07-10 | 1999-11-23 | Siemens Aktiengesellschaft | Integrated circuit arrangement having at least two mutually insulated components, and method for its production |
| JP2010219429A (ja) * | 2009-03-18 | 2010-09-30 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-03-30 JP JP57052091A patent/JPS58169934A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925805A (en) * | 1988-04-05 | 1990-05-15 | U.S. Philips Corporation | Method of manufacturing a semiconductor device having an SOI structure using selectable etching |
| US5990536A (en) * | 1995-07-10 | 1999-11-23 | Siemens Aktiengesellschaft | Integrated circuit arrangement having at least two mutually insulated components, and method for its production |
| JP2010219429A (ja) * | 2009-03-18 | 2010-09-30 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
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