JPS58169968A - 圧接型半導体装置 - Google Patents
圧接型半導体装置Info
- Publication number
- JPS58169968A JPS58169968A JP57051403A JP5140382A JPS58169968A JP S58169968 A JPS58169968 A JP S58169968A JP 57051403 A JP57051403 A JP 57051403A JP 5140382 A JP5140382 A JP 5140382A JP S58169968 A JPS58169968 A JP S58169968A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- layer
- electrodes
- cathode
- stamp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/233—Cathode or anode electrodes for thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
Landscapes
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は加圧接触型の大容量中導体装置に係り、％に一
主面のエイツタ領域が溝により複数に分割され九構造を
有する大容量トランジスタ、ゲートターンオフナイリス
ク（ｃｒｒｏ） 、高周波サイリスタ等の圧ａｍ半導体
装置に関するものである。
主面のエイツタ領域が溝により複数に分割され九構造を
有する大容量トランジスタ、ゲートターンオフナイリス
ク（ｃｒｒｏ） 、高周波サイリスタ等の圧ａｍ半導体
装置に関するものである。
一般にメナ皺のトランジスタ、サイリスタ１．ｃｙｒ。
などの半導体装置は大電流用として多く用いられている
。このうち時に田っはゲート信号によってターンオン及
びターンオフできる為最近多く用いられつつある。
。このうち時に田っはゲート信号によってターンオン及
びターンオフできる為最近多く用いられつつある。
＜ｍ）は通常、４１工イツタ層（アノード）、第１ベー
ス＋１１．第２ベース層（ゲ−１）ｉｌ１２エミッタ層
（カソード）の４層から形成され、かつ、第２工にツタ
層を溝により複数個に分割した多数のエレメントによシ
構成している。そして、外部への電極の取り出し方法と
しては加圧接触による接続方法が用いら、れている、こ
のように加圧接触によｐ多数のエレメントを外部に接続
させようとする ゛場合、半導体基板の反）轡により多
数のカソード電極との加圧接触が均一に行なわれず、接
触不要が発生することを防止しなければならない。この
問題は二層配線構造を利用することによシ、一応解決す
ることができる。その−例の（ＪＴ’０を第１図に示す
。Ｃ７１’０基板ａυはＰ型第１エミッタ層（ｌｌｌ）
、Ｎ型第１ベース＠ （１１，） Ｐ型温２ペース層（
１１，）Ｎ型第２エミツ一層（１１４）からなり第２エ
ミッタ層（１１４）はメサエッチングによる溝で複数個
に分割゛されでいる。基板裏面はアノード成極Ｉを介し
て支持板０！９に固定される。基板表面には：ｇ１金属
層によりカソード電極ｕ３とその周辺を取９囲むゲ−）
＊極（１簿を形成し、その表面を例えばポリイミド樹脂
層Ｃｌ１Ｇでおおった後、これにフンタクトホールをあ
けてカソード電極ａ湯を共通接続する＃通区極αηをＪ
２金属層により形成しておりその表向を金属スタンプａ
樟で圧接するようになっている。
ス＋１１．第２ベース層（ゲ−１）ｉｌ１２エミッタ層
（カソード）の４層から形成され、かつ、第２工にツタ
層を溝により複数個に分割した多数のエレメントによシ
構成している。そして、外部への電極の取り出し方法と
しては加圧接触による接続方法が用いら、れている、こ
のように加圧接触によｐ多数のエレメントを外部に接続
させようとする ゛場合、半導体基板の反）轡により多
数のカソード電極との加圧接触が均一に行なわれず、接
触不要が発生することを防止しなければならない。この
問題は二層配線構造を利用することによシ、一応解決す
ることができる。その−例の（ＪＴ’０を第１図に示す
。Ｃ７１’０基板ａυはＰ型第１エミッタ層（ｌｌｌ）
、Ｎ型第１ベース＠ （１１，） Ｐ型温２ペース層（
１１，）Ｎ型第２エミツ一層（１１４）からなり第２エ
ミッタ層（１１４）はメサエッチングによる溝で複数個
に分割゛されでいる。基板裏面はアノード成極Ｉを介し
て支持板０！９に固定される。基板表面には：ｇ１金属
層によりカソード電極ｕ３とその周辺を取９囲むゲ−）
＊極（１簿を形成し、その表面を例えばポリイミド樹脂
層Ｃｌ１Ｇでおおった後、これにフンタクトホールをあ
けてカソード電極ａ湯を共通接続する＃通区極αηをＪ
２金属層により形成しておりその表向を金属スタンプａ
樟で圧接するようになっている。
し従来技術の間鴫点〕 ゛
上記のような二層配線構造を用いた場合でも加圧接触に
よる接続を行なつ九場合、ｔｔｉυ基板に製造途中で発
生する反り等は吸収しきれず、部分的圧力の増大による
ゲート、カソード間の特性劣化や、ゲート、カソード間
の電気的短絡という問題を生じる。又高速スイッチング
時性を得るために、分割される各エミッタ領域の幅を１
００μ程度まで狭くしエンツタの個数を増すことが４ま
しいが、その場合必然的にカソード・電極ｕ３とゲート
電極０の電極間距離が短かくなる為、熱サイリスタ試験
等によるゲート、カソード間の短絡事故が発生し易い。
よる接続を行なつ九場合、ｔｔｉυ基板に製造途中で発
生する反り等は吸収しきれず、部分的圧力の増大による
ゲート、カソード間の特性劣化や、ゲート、カソード間
の電気的短絡という問題を生じる。又高速スイッチング
時性を得るために、分割される各エミッタ領域の幅を１
００μ程度まで狭くしエンツタの個数を増すことが４ま
しいが、その場合必然的にカソード・電極ｕ３とゲート
電極０の電極間距離が短かくなる為、熱サイリスタ試験
等によるゲート、カソード間の短絡事故が発生し易い。
本発明は、分割工きツタ構造を有し、かつ加圧接触によ
る電気的接続を行う構造の半導体装置において上記の如
き問題を解決し信頼性の向上を図ることを目的とする。
る電気的接続を行う構造の半導体装置において上記の如
き問題を解決し信頼性の向上を図ることを目的とする。
本発明は、溝により分割された複数のエミッタ領域に＃
ｓ１の電極、溝底部に第２の電極を設けられた素子基板
表面に絶縁体層を介して第１の電極を共通接続する導電
体層を設けて金属スタンプで圧接する構造に２いて、溝
底部の一部に第２の電極の代・やに、絶縁体層を設け、
前記第１゛の電極を共通接続する導電゛体層を、溝底部
に設けられた絶縁体層上まで延長し、゛延長した導電一
体゛層上に金属スタンプを接続するよう構成することで
“、ト記目的を達成する。 ゛ ・ ゛〔
発明の実施例〕 ゛ 本発明の一実施例である（７１’Ｕを第２図に示す
。
ｓ１の電極、溝底部に第２の電極を設けられた素子基板
表面に絶縁体層を介して第１の電極を共通接続する導電
体層を設けて金属スタンプで圧接する構造に２いて、溝
底部の一部に第２の電極の代・やに、絶縁体層を設け、
前記第１゛の電極を共通接続する導電゛体層を、溝底部
に設けられた絶縁体層上まで延長し、゛延長した導電一
体゛層上に金属スタンプを接続するよう構成することで
“、ト記目的を達成する。 ゛ ・ ゛〔
発明の実施例〕 ゛ 本発明の一実施例である（７１’Ｕを第２図に示す
。
田℃基板（２１）は第１エミッタ層’（２１ｔ）、第１
ベース層（２１り 、ＷＥ ２ベ一ス層（２１１）第２
エミッタ層（２１４）からなｐ％第２エミッタ層（２１
４）が弗硝酸等によりエツチングで形成した溝によりａ
ｌｉに分割されていることは従来と同様である。”この
ように分離された第２エミッタ層（２１４）と第２ベー
ス層（２１ｓ）の接合部は熱酸化膜（２２）により保−
される。（Ｊ！Ｘ’ｏ基板（２１）の裏面にはになどゐ
金属の＾イと蒸着により゛ノ′ノード電極（２３）が形
成され、この状態で＃ＩＩ極支持板（２４）に合金化さ
せる。その後熱識化膜（２２）は化学エラチン／によシ
ミ他車り出し用コンタクトホールが形成されと同時に金
属スタンプ（２９）が蝋枕される部分に絶縁体層とて゛
熱酸化膜（２２）が残される゛、その後になどの第１″
４金属を蒸着し化学エツチングにより複数個のカソード
電極（２５）とその周囲を取シ囲むゲート電極（２６）
が形成されるが金属スタンプ（２９）が（！２続される
部分のんは除去される。しかる後カソード電極（２５）
及びゲート電極（２６）上に絶縁体層としてポリイしド
樹脂層（２７）を形成し、化学的に選択エツチングを行
いカソード電極（２５）のコンタクトホールを形成ｒる
。
ベース層（２１り 、ＷＥ ２ベ一ス層（２１１）第２
エミッタ層（２１４）からなｐ％第２エミッタ層（２１
４）が弗硝酸等によりエツチングで形成した溝によりａ
ｌｉに分割されていることは従来と同様である。”この
ように分離された第２エミッタ層（２１４）と第２ベー
ス層（２１ｓ）の接合部は熱酸化膜（２２）により保−
される。（Ｊ！Ｘ’ｏ基板（２１）の裏面にはになどゐ
金属の＾イと蒸着により゛ノ′ノード電極（２３）が形
成され、この状態で＃ＩＩ極支持板（２４）に合金化さ
せる。その後熱識化膜（２２）は化学エラチン／によシ
ミ他車り出し用コンタクトホールが形成されと同時に金
属スタンプ（２９）が蝋枕される部分に絶縁体層とて゛
熱酸化膜（２２）が残される゛、その後になどの第１″
４金属を蒸着し化学エツチングにより複数個のカソード
電極（２５）とその周囲を取シ囲むゲート電極（２６）
が形成されるが金属スタンプ（２９）が（！２続される
部分のんは除去される。しかる後カソード電極（２５）
及びゲート電極（２６）上に絶縁体層としてポリイしド
樹脂層（２７）を形成し、化学的に選択エツチングを行
いカソード電極（２５）のコンタクトホールを形成ｒる
。
金属スタンプ（２９）が接続される部分のポリイミド樹
脂層（２７）も同時に除去される。カソード共通電極（
２８）はんなどを真空蒸着し化学エツチングを行なって
形成されるが、金属スタンプ（２９）の接続されゐ部分
のＭはカソード共通電極（２８）と接続され九ｔま残さ
れる。 ・ このように形成１れたＯＴＯにおいてはカソード１を極
（２５）はカソード共通電極（２８）を通じてすべて溝
底部上すなわち第２ペース層（２１ｍ）上に絶縁体層（
２２）を介在して接続される為、カソード電極（２５）
と第２ペース層（２１，）との電気的短絡は防止される
。又金属スタンプ（２９）はカソード共通電極（２８）
上で接続されるが、従来の接続方法のようにカソード電
極（２５）及びゲート電極（２６）が金属スタンプ（２
９）の直下に存在しない、すなわち金属スタンプ（２９
）による加圧接続時において、前（Ｊ基板（２１）に反
りが有る場合でもカソード電極（２５）及びゲート電極
（２６）に加圧されない。従ってゲート、カソード関の
加圧による特性劣下及び熱疲労によるカソード電極（２
５）とゲート電極（２６）の電気的短絡は確実に防止す
ることができる。
脂層（２７）も同時に除去される。カソード共通電極（
２８）はんなどを真空蒸着し化学エツチングを行なって
形成されるが、金属スタンプ（２９）の接続されゐ部分
のＭはカソード共通電極（２８）と接続され九ｔま残さ
れる。 ・ このように形成１れたＯＴＯにおいてはカソード１を極
（２５）はカソード共通電極（２８）を通じてすべて溝
底部上すなわち第２ペース層（２１ｍ）上に絶縁体層（
２２）を介在して接続される為、カソード電極（２５）
と第２ペース層（２１，）との電気的短絡は防止される
。又金属スタンプ（２９）はカソード共通電極（２８）
上で接続されるが、従来の接続方法のようにカソード電
極（２５）及びゲート電極（２６）が金属スタンプ（２
９）の直下に存在しない、すなわち金属スタンプ（２９
）による加圧接続時において、前（Ｊ基板（２１）に反
りが有る場合でもカソード電極（２５）及びゲート電極
（２６）に加圧されない。従ってゲート、カソード関の
加圧による特性劣下及び熱疲労によるカソード電極（２
５）とゲート電極（２６）の電気的短絡は確実に防止す
ることができる。
尚本実施例では絶縁体層として熱酸化膜及びポリイミド
樹脂を使用したが、例えばミリコーンゴム、酸化物系ガ
ラス、エポキシ樹脂などの絶縁物でも良い。又夫々の電
極尤に限定されず他の金属であっても良く二種以上の金
属の組合せもａＪ能である。さらに上記実施例では田℃
について説明したが本発明はトランジスタやサイリスタ
など同様の基本構造をもつものに広く適用されることは
言うまでもない。
樹脂を使用したが、例えばミリコーンゴム、酸化物系ガ
ラス、エポキシ樹脂などの絶縁物でも良い。又夫々の電
極尤に限定されず他の金属であっても良く二種以上の金
属の組合せもａＪ能である。さらに上記実施例では田℃
について説明したが本発明はトランジスタやサイリスタ
など同様の基本構造をもつものに広く適用されることは
言うまでもない。
分割エミッタ構造を有する圧１ａ朧半導体装置において
、加圧による特性劣下が防止され、又金属スタンプ直下
にカソード電極及びゲート電極が存在しない為熱疲労に
よる′電気的短絡が防止され、信幀性向上が図られる。
、加圧による特性劣下が防止され、又金属スタンプ直下
にカソード電極及びゲート電極が存在しない為熱疲労に
よる′電気的短絡が防止され、信幀性向上が図られる。
第１図は従来の二層配線を用いた（ＪｒＯの断面図、第
２図は本発明の一実施例のｆｆｒＯの断面図である。。 ２１ ・・（Ｊｒ（Ｊ基板、２１．第２エズノタ・１
＃（分割エミッタ領域）
２図は本発明の一実施例のｆｆｒＯの断面図である。。 ２１ ・・（Ｊｒ（Ｊ基板、２１．第２エズノタ・１
＃（分割エミッタ領域）
Claims (1)
- 【特許請求の範囲】 一方の主面に形成された溝により分割された複数のエミ
ッタ領域が設けられた半導体素子基板の各エミッタ領域
に第１の電極、溝底部に第２の電極が設けられ、これら
第１の電極及び第２の電極が設けられ九半導体素子基板
に表面がほぼ平担面となる絶縁体層が設けられこの絶縁
体層ｈＫ前記第１の電極と電気的に共通接続する導電体
層が設けられ、この導電体層上に圧接する金属スタンプ
が設けられる圧ｌＩ型半導体装置において、前記溝底部
の１部には、絶縁体層を設け、前記ｉｔの電極を共通接
続する導電体層を介して溝底部に設け。 られた絶縁体層と電気的に接続し、接続され丸溝電体層
上に前記金属スタンプを接続したことを特徴とする圧接
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051403A JPS58169968A (ja) | 1982-03-31 | 1982-03-31 | 圧接型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57051403A JPS58169968A (ja) | 1982-03-31 | 1982-03-31 | 圧接型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169968A true JPS58169968A (ja) | 1983-10-06 |
Family
ID=12885965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57051403A Pending JPS58169968A (ja) | 1982-03-31 | 1982-03-31 | 圧接型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174771A (ja) * | 1985-01-30 | 1986-08-06 | Hitachi Ltd | 半導体装置 |
-
1982
- 1982-03-31 JP JP57051403A patent/JPS58169968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174771A (ja) * | 1985-01-30 | 1986-08-06 | Hitachi Ltd | 半導体装置 |
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