JPS58170100U - メモリ装置 - Google Patents

メモリ装置

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Publication number
JPS58170100U
JPS58170100U JP6672982U JP6672982U JPS58170100U JP S58170100 U JPS58170100 U JP S58170100U JP 6672982 U JP6672982 U JP 6672982U JP 6672982 U JP6672982 U JP 6672982U JP S58170100 U JPS58170100 U JP S58170100U
Authority
JP
Japan
Prior art keywords
block
memory
signal
placement
matching
Prior art date
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Pending
Application number
JP6672982U
Other languages
English (en)
Inventor
大畠　正雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Omron Corp
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Publication date
Application filed by Omron Corp filed Critical Omron Corp
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Publication of JPS58170100U publication Critical patent/JPS58170100U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の１実施例に係るメモリ装置を示すブロ
ック回路図、第２図ａは第１図のメモリ装置に用いられ
ている二重配置防止回路の具体的構成を示す電気回路図
、そして第２図すは第２図ａの回路の動作を示す説明図
である。 １．２．３・・・メモリブロック、４．・５．６・・・
配置アドレス設定回路、７・・・二重配置防止回路、８
゜９．１０・・・ノアゲート、１１．１２．１３・・・
アンドゲート。

Claims (1)

    【実用新案登録請求の範囲】
  1. ブロック選択信号によって選択される複数のメモリブロ
    ック、メモリ装置に入力されたアドレス入力信号の内メ
    モリブロックを指定するブロック指定アドレス信号と予
    め各メモリブロックごとに設定された配置アドレ、＜７
    とを比較して両者が一致した場合に各メモリプ吊ツク対
    応に一致信号を出力する配置アドレス設定回路、および
    該配置アドレス設定回路から１つの一致信号のみが出力
    された場合には該一致信号に対応するメモリブロックに
    ブロック選択信号を入力し、同時に２つ以上の一致信号
    が出力された場合に１ますべてのメモリブロックに供給
    されるブロック選択信号を遮断する二重配置防止回路を
    具備することを特徴とするメモリ装置。
JP6672982U 1982-05-10 1982-05-10 メモリ装置 Pending JPS58170100U (ja)

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JP6672982U JPS58170100U (ja) 1982-05-10 1982-05-10 メモリ装置

Applications Claiming Priority (1)

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JP6672982U JPS58170100U (ja) 1982-05-10 1982-05-10 メモリ装置

Publications (1)

Publication Number Publication Date
JPS58170100U true JPS58170100U (ja) 1983-11-12

Family

ID=30076590

Family Applications (1)

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JP6672982U Pending JPS58170100U (ja) 1982-05-10 1982-05-10 メモリ装置

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JP (1) JPS58170100U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61267845A (ja) * 1985-03-12 1986-11-27 ピツトネイ・ボウズ・インコ−ポレ−テツド 不揮発メモリ安全回路を有する郵便料金計

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4850646A (ja) * 1971-10-26 1973-07-17
JPS56127999A (en) * 1980-03-07 1981-10-07 Fujitsu Ltd Memory error detecting system

Patent Citations (2)

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JPS4850646A (ja) * 1971-10-26 1973-07-17
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