JPS61267845A - 不揮発メモリ安全回路を有する郵便料金計 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１へ１１１１ 本発明は電子郵便装置に関し、詳細には郵便装置に使用
される不揮発メモリを保護する不揮発メモリ安全回路を
有する郵便料金計に関する。

え吸へＬＬ皮糺 電子郵便料金計は一般にマイクロプロセッサと、会計デ
ータを記憶する不揮発メモリとを有する会計ユニットを
備えている。この料金計は、例えば、１９７９年１０月
３０日に出願され本願の譲受人に譲渡された米国特許出
願番号第０８９，４１３号に開示されている。この装置
では、会計データはＲＡＭに記憶され、マイクロコンピ
ュータ装置の共通アドレスライン及びデータラインによ
りＲＡＭから検索される。はとんどの場合に、メモリ内
に記憶された会計データは正しいことが保証できるが、
データに検出できないエラーを生じるある状態が発生し
うる。

この問題を解決するために、冗長メモリを採用すること
が提案された。このように、郵便料金計用のマイクロプ
ロセッサプログラムは、２つのメモリ内の記憶データが
相違している場合にはエラー指示を与えるために冗長メ
モリ内に記憶されているデータを比較するサブルーチン
を含んでいる。

この方法は記憶データの信頼性を向上するが、この種の
冗長装置でもエラーの決定をできないというある状態が
存在する。郵便料金計においては、会計データの最高の
信頼性が得られるべきことが極めて重要であることは強
調されるべきである。

例えば米国特許第４，４８１，６０４号においては、デ
ュアルバッテリアクセスメモリ（ＢＡＭＳ）を使用した
郵便料金計が開示されている。ＢＡＭＳは不揮発メモリ
として使用されている。これらの特許においては、メモ
リは、正常な電力が郵便料金計から除かれた時にメモリ
内のデータを保持するための電源を与えるようにこれに
接続されたバッテリを備えている。

電子郵便料金計内のエラー状態の可能性を最小にする他
の手段があることが、例えば、１９８２年１月２９日に
出願され本願の譲受人に譲渡された米国特許出願第３４
３，８７７号に開示されている。このように、前述の出
願においては、２つの冗長メモリはデータ及びアドレス
ラインの全く別個のグループによりプロセッサつまりマ
イクロコンピュータバスに相互接続されている。アドレ
ス指定とデータの完全な分離の結果として、１対のアド
レスラインの短絡のような各種のエラー状態がメモリの
両方を誤ったアドレスを指定しない、従って、この状態
の下において、１対のアドレスラインの短絡はメモリの
両方には同じデータの記憶を生じず、そのため記憶デー
タの比較がエラー状態を検出する。

別の実施例においては、対応データが異なった時間に冗
長メモリに冗長に印加される。これはデータを２つのメ
モリに連続的に別個に供給することにより実行される。

別に、データは２つのメモリから同時に供給される。デ
ータが異なった情報に相当する２つのメモリに間する任
意の時刻において転送される。その結果、伝送線上の瞬
時に発生する遷移は同じ方法では２つのメモリ内に記憶
された対応データを同じように実行しない。このために
、この装置は遷移から生ずる検出できない及び／あるい
は較正できないエラーの可能性を特徴とする 特許出願に説明された前述の発明が典型的な方法でその
機能を実行するが、更に電子郵便装置内の情報を保護す
る手段を提供することも常に重要である。料金計の郵便
不揮発メモリ内に配置された情報は顧客が料金計に入力
した郵便資金であるから、これらのエラーを最小にする
新しいそしてより効率的な方法を開発することが重要で
ある。

このように、これらの不揮発メモリ内の重要会計情報が
実行されることから別に保護する回路を、郵便料金計内
に開発することで重要である。別の方法で不揮発メモリ
を遷移的に実行する可能性から料金計を保護するための
回路があるだけでなく、いかなる正当でない信号もメモ
リに入力されることを防止する必要が常にあるというこ
とが重要である。

前述したように、ランダム信号はメモリに入力でき、こ
れによりその中に配置されている情報を破壊することが
わかった。このように、これらの信号、遷移等がメモリ
に達することを防止する手段及び方法が開発されること
が重要である。

え乳αｉ扛 本発明の１つの特徴によれば、２つの不揮発メモリが電
子郵便料金計の会計ユニット内に設けられている。この
図示の実施例の会計ユニットは典型的には集積回路構造
の部分である。この会計ユニットは、会計データを２つ
の不揮発メモリ内に記憶するように制御されるマイクロ
プロセッサも備えている。郵便料金用の集積された保護
機能を与えるリセット回路が備えられている。リセット
、回路は不揮発メモリの内容を保護する安全回路を備え
ている０図示の実施例によれば、会計データがその内に
保護されていることを保証するために、リセット回路が
、不揮発メモリ及びマイクロプロセッサの入力及び出力
を監視する。

この図示の実施例の不揮発メモリ安全回路は、両方のメ
モリが連続的に使用可能にできる時間の大きさを制限す
る手段、両方のメモリを同時に使用可能にすることを防
止する手段、チップ使用可能信号が能動になる前に書き
込み可能信号が使用可能にされる場合には両方のメモリ
の書き込み使用可能を防止する手段、及び不一致が不揮
発メモリの関連の出力の間に検出された時に両方のメモ
リのアクセスを防止する手段、を備えている。

不揮発メモリ安全回路は郵便料金計内の重要会計情報の
保護を可能にし、かつ郵便料金計を保護するために使用
されるリセット回路の一部分である。これによりこの保
護は正当でない信号がメモリに入力されること及びその
内に配置されている重要な会計情報を破壊することを防
止する。更に、この回路の使用により、不揮発メモリは
過渡信号等から保護される。

１１藍肢１ 第１図には、本発明の典型的にコンピユータ化郵便料金
計装置の一般的な機能の配置が示されている。装置の中
心はＣＰＵであり、これは２つの基本的な機能、つまり
入力データに基づいた計算の実行と、各種メモリユニッ
ト間のデータのフローを制御することを実行する。２つ
の基本メモリユニットはＣＰＵと共に使用される。第１
のものは固定メモリＰＭであり、所定の入力に基づいて
郵便データ計算を実行すると共に装置を動作する他のル
ーチンを実行する動作のシーケンスを記憶している非変
更メモリである。

第２のメモリユニットは一時記憶メモリＴＭであり、Ｃ
ＰＵと相互作用してＣＰＵにより実行されている計算に
基づいて一時記憶を行ない、作業データを保持しかつ送
る。別のメモリ要素ＮＶＭもＣＰＵに接続され、郵便デ
ータ装置のシステム動作に極めて重要な記憶機能を実行
する。このＮＶＭは不揮発メモリであり、遮断あるいは
スタートのどちらかに附勢される所定のルーチンの部分
として郵便装置で使用される重要情報を記憶するように
機能する。このルーチンは固定メモリ内に配置され、こ
のルーチンに基づいてＣＰＵを動作する２つの状態条件
、遮断あるいはスタートのどちらかを検出する適当な検
出装置によりアクセスされる。

このルーチンの機能は、減少する残高あるいは増加する
貸し方等のような決定的な会計機能を表す一時記憶メモ
リＴＭに記憶されている情報を取り出しそれらをＮＶＭ
（不揮発メモリ）内に記憶することである。ここで、こ
れらの情報は、機械が消勢され、次のスタートによって
再び呼び出されるまでの間保持される。このように、コ
ンピュータ装置は、遮断の際のこれらの情報の喪失のお
それなしに、一時記憶メモリ内のこれらの残高に応じて
連続的に動作できる。

更に、この情報は、スタートによる附勢の際に、不揮発
メモリＮＶＭからこれを検索して、ＣＰＵを介してＴＭ
に戻すことにより再び呼び出すことができる。不揮発メ
モリはＣＰＵを介して固定メモリＰＭの制御の下で、一
時記憶メモリＴＭからの情報の転送に基づいてＣＰＵか
ら出力を取り出す、ＮＶＭユニットも、固定メモリＰＭ
の制御の下で、スタートルーチンに基づいてデータをＣ
ＰＵを介して一時記憶メモリＴＭに転送するためにＣＰ
Ｕに接続された出力ラインを与えるものとして示されて
いる。

装置は適当な入力手段１から供給されたデータに従って
動作する。このデータは固定メモリ内のプログラムの制
御の下でＣＰＵに送られる。装置の動作中の任意の時に
、装置の種々の特徴に基づいて適正な貸し方借り方にお
ける残高あるいは他の累算を記憶している一時記憶メモ
リの内容が表示されることを望まれた場合に、入力手段
１により与えられた適正な指示がＣＰＵに要求された情
報を記憶している所望のロケーションＴＭをアクセスさ
せる。この情報はＣＰＵを通して出力ディスプレイユニ
ットＯに与えられる。入力及び出カニニットはＣＰＵへ
及びＣＰＵからマルチプレックスユニットＭＰにより多
重化できる。

ＣＰＵの制御の下で、適正な郵便データ情報が入力手段
１から与えられ、かつ一時記憶メモリ内Ｍ内に入力され
たデータに基づいてプリセットされている限定類等の全
ての条件が満たされた時に、郵便料金セット装置ＳＰは
ＣＰＵからの適正な出力信号に応答して郵便料金印刷ユ
ニットＰＰを使用可能にする。この点で、装置は郵便料
金プリンタをセットしかつこのプリンタを郵便料金のプ
リントを可能にするという即時機能を果たした。

典型的な郵便料金計についての前述の説明において、２
つの独立の不揮発メモリ（ＮＶＭ）対があることが知ら
れていることがわかる。冗長つまりデュアル不揮発メモ
リユニットを備える理由は、郵便料金計内に存在してい
る重要な会計データが安全であることを確実にすること
が重要であるためである。このように、デュアルメモリ
を備えることにより、一方のメモリが不完全になっても
他方のメモリがデータを保持したままである。前述した
ように、デュアル冗長不揮発メモリの概念を用いた幾つ
かの郵便料金計がある。デュアルメモリを用いた代表的
な郵便料金計は米国特許第４．４８１，６０４号に説明
されている。他には、示されていないが、この説明の為
に、低い信号が能動状態を示し、高い信号が非能動状態
を示している。

第２図は本発明のリセット回路を用いた郵便料金計の機
能を示す図である。示されているように、本願の発明の
概念を具体化したリセット回路８０がある。このリセッ
ト回路８０は３つの主要な機能を実行する０回路８０は
、（１）システムクロック９０及び料金計の各種の電源
レベルを監視し、（２）順序通りにシステムのスタート
及び遮断動作を行なわせ、そして（３）重要なシステム
不揮発メモリ（ＮＶＭ）５０及び６０に保証されたアク
セスを与えまたシステムプリンタ７０も保護する。

マイクロプロセッサ３０、インタフェース回路４０、不
揮発メモリ（Ｎ　Ｖ　Ｍ　）５０．６０及びシステみプ
リンタ７０がリセット回路８０に接続されている。この
実施例のインタフェース回路４０はＮＶＭ５０，６０か
ら入力信号を受信した後にＮＶＭ安全回路８５に適正な
アドレス信号を与える。

このために使用できるインタフェース回路は本件と同日
に出願され同じ譲受人に譲渡された米国特許出願第７１
０，８１０号の「メモリマツプデコーダを有する電子郵
便料金計（ＥＬＥＣＴＲＯＮＩＣＰＯＳＴＡにＥＭＥＴ
ＥＲＨΔＶＩＮＧ　Ａ　ＭＥＭＯＲＹ　Ｍ＾Ｐ　ＤＥＣ
ＯＤＥＲ）Ｊに開示されている。この出願に開示された
回路は、適正なデータの適正なロケーションからの読み
取り及び書き込みを特に保証するように通信された時だ
けに適正な選択信号を与える。

やはり示されているように、前述の装置間の通信を行な
う手段を与えるシステムバス１００がある。

明らかなように、マイクロプロセッサ３０はインタフェ
ース回路４０に接続され、またライン３１を介してリセ
ット回路８０のクロック人力１（ＣＬＫ）にも接続され
ている。マイクロプロセッサ３０はリセット回路８０の
リセット入力２（ＲＥＳＥＴ）に接続され通信する。マ
イクロプロセッサ３０はまた、調整されていない電圧が
低いかあるいは降下しているという指示を受信するため
にＶ　　　　ＬＯＷによＮＲ り示されたリセット回路８０の入力３にも接続されてい
る。

リセット回路８０のアンロツタ使用可能ＵＮＬＯＣＫｇ
Ｎ入力１９はライン４１を介してインタフェース回路４
０に接続されている。不揮発メモリＮＶＭ１人力１８、
不揮発メモリ書き込みＮＶＭＷＲ入力１７、ＮＶＭ２人
力１６はそれぞれり−Ｆ４２．４３及び４４を介して回
路４０に全て接続されている０回路８０の不揮発メモリ
出力ＮＶＭＩ、１５はライン５３を介して不揮発メモリ
５０に接続されており、不揮発メモリ出力ＮＶＭ２１１
４はライン５５を介して不揮発メモリ６０に接続されて
いる。不揮発メモリ書き込み使用可能出力ＮＶＭＷＲ１
１３はライン５４を介してＮＶＭ５０及びＮＶＭ６０の
両方に接続されている。

回路８０のプリント使用可能出力ＰＲＩＮＴＥＮ１２は
ライン５６を介してシステムプリンタに接続されている
。

図面にやはり示されているように、リセット回路８０が
内部抵抗回路を使用するかあるいはＲＣ回路９５で示さ
れるオプションの外部回路に接続されることを可能にす
るための手段を与えるために、モード選択ラインがＭＯ
ＤＥ／ｖＵＮＲ出力１１ニ接続されている。このＲＣ回
路９５はリセット回路８０の電圧監視機能によって使用
される電圧スレシホールドを決定するために使用される
電圧基準装置９６はリセット回路８０の電圧監視機能に
より比較のために使用される一定電圧を与えるなめに使
用される。この実施例では、装置９６はよく知られてい
るツェナーダイオードとして表示されているが、この装
置９６は前述の機能を実行する各種の電子回路で構成で
きる。

第３図は第２図に示されたリセット回路８０の内部回路
のブロック図である。出力保護回路８４は、リセット遅
延回路８３、ＮＶＭ安全回路８５及びモード選択回路８
６に接続されている。典型的な出力保護回路は本件の譲
受人に譲渡された係属中の出願番号第７１０，７９８号
ノ「低電圧制御回路（ＬＯＩＩＩ　ＶＯＬＴＡＧＥＣＯ
ＮＴＲＯＬ　ＣＩＲＣＵＩＴ）」に開示されている。出
力制御回路もシステムの遷移中に装置、特に不揮発メモ
リに保護を与える。装置クロック検出ユニット８１もリ
セット遅延回路８３に接続されている。リセット遅延回
路８３は調整モニタ８９及び非調整モニタ８７に接続さ
れている。調整及び非調整モニタ８９及び８７は共に、
選択回路８６からあたえられた入力に比較する基準電圧
を用いている。モード選択回路８６は内部抵抗回路８２
に接続されている。モード選択回路８６は出力保護回路
８４に接続されこれから信号を受信する。

第４図において、モード選択回路８６は回路として示さ
れている。この回路８６はどの動作モードがモード入力
信号の状態により選択されるべきが検出する。外部回路
モードが選択された時に双方向の入力がアナログ入力と
して構成され、電圧モニタ入力に接続される。内部回路
モードが選択された時には、双方向のビンが、内部テス
ト信号に接続できるオーブンドレインデジタル出力とし
て構成される。抵抗回路８４（第３図）から入力は内部
モードにおいて電圧モニタ入力に接続される。

従ッテ、双方向性入力ＶＵＮＲＬ／ＩＮＴＬＬＫ１９０
は外部モード１９０ａにおいては低い非調整電圧モニタ
出力用のアナログ入力であり、内部モードにおいてはオ
ーブンドレイン内部クロックテスト出力１９５ｂである
。これに対応して、双方向性人力ＶＵＮＲＭ／ＣＬＫ　
　ＲＤＹ１９１ｇ、を各モートニオイて非調整中央レン
ジ電圧出力１９１ａ及び内部クロックレディ信号１９１
ｂからのオープンドレイン出力に接続されており双方向
入力ｖ　　　Ｈ／ｖＴＪＮＲＮＲ ＲＤ　Ｙ　１９２は各モードにおいて非調整高電圧出力
１９２ａ及び内部ｖＵＮＲＲＤＹ信号１９２ｂがらのオ
ープンドレイン出力に接続されており、ＶＲＫＧ　　Ｌ
／Ｖ１３Ｂ　　ＲＤＹ１９３は各モードにおいて低い調
整電圧出力１９３ａ及び内部調整電圧信号１９３ｂから
のオープンドレイン出力に接続されており、そしてＶＲ
ＩＩＩＧ　　Ｈ／ＨＯＬＤ１９４は各モードにおいて高
い調整電圧出力１９４ａ及び内部ホールド信号１９４ｂ
からのオープンドレイン出力に接続されている。

内部回路モードに見られるように、抵抗人力１１９５は
スイッチ２００を介してＶＵＮＲＬ出力１９０ａに接続
され、抵抗人力Ｒ２１９６はスイッチ２０１を介してＶ
ＵＮＲＭ電圧中央出力１９１ａに接続され、抵抗人力Ｒ
３１９７はスイッチ２０２を介してＶ　ＵＮＲＨ出力１
９２ａに接続され、抵抗出力Ｒ４１９８はスイッチ２０
２を介してＶＲ］ｌｅＧ　　Ｌ出力１９３ａに接続され
、そして抵抗人力Ｒ５１９９はスイッチ２０３を介して
ＶＲＥ（）　　Ｈ出力１９４ａに接続されている。

双方向入力１９０ないし１９４はそれぞれＭＡＮＤトラ
ンジスタ回路２０４に接続されている。各回路２０４は
、互いに接続された１対のトランジスタ２０５及び２０
６を有している。トランジスタ２０５の各々はライン２
ｏ−７に接続され、それらの関連の他のトランジスタ２
０６の各々のゲートはそれぞれリセット回路の内部人力
１９０ｂ、１９１ｂ、１９３ｂ及び１９４ｂに接続され
ている。

Ｍ　ＯＤ　Ｅ　／ＶＵＮＲ入力２０８では、トランジス
タ２０９のゲートが抵抗２１２を介して入力２０８に接
続されている。電源電圧ＶＤＤは抵抗２１１を介してト
ランジスタ２０９のドレインに接続されており、トラン
ジスタ２０９のソースはグランドに接続されている。ト
ランジスタ２０９のゲートも抵抗２１０を介してトラン
ジスタ２１１のソースに接続されている。

トランジスタ２１１のゲートはインバータ２１３の入力
端に接続されている。インバータ２１３の出力はスイッ
チ２００ないし２０４及び２１４ないし２１８の入力端
に接続されている。インバータ２１３の出力もライン２
０７を介してトランジスタ２０５の各々のゲートに接続
されている。モード選択回路の動作は前述の回路構成及
び以下に与えられる説明と共に説明される。

双方向性入力にたいしてモードを検出するための信号を
与える回路は一般的に２００により示されており、本件
の譲受人に譲渡された米国特許出願第７１０．７９３号
の「デュアルパーパスアナログ入力用モード検出回路（
ＭＯＤＥ　ＤＥＴＥＣＴＩＯＮ　ＣＩＲＣＵＩＴ　ＦＯ
Ｒ＾ＤＵＡＬ　ＰＵＲＰＯＳＥ　ＡＮＡＬＯＧ　ＩＮＰ
ＵＴ）Ｊに説明されている。

回路２２０は、リセット回路８０が内部モードにあるか
外部モードにあるかを決定する。このように、この実施
例では、一度モードが回路２２０により検出されると、
モード選択回路８６の残りの部分はどの入力が使用され
るべきかについて転送装置を介して指示を与える。

このように、モード選択回路８６は内部あるいは外部抵
抗回路のどちらかの使用を可能にする。この実施例では
、双方向性ビン１９０は回路の動作を示すために詳細に
説明される。示されているように、残りの双方向性入力
１９１ないし１９４は同じように接続され、それらの動
作は、唯一の違いが入力ビンであることを除いて全く同
じである。

このように、双方向性入力Ｖ　　　　Ｌ／ＨＯＬＤ７Ｎ
Ｒ について、ライン２０フから与えられた高信号がある時
には、転送ゲート２１４はターンオフされ、転送ゲート
２００はターンオフされる。転送ゲート２００は、内部
抵抗回路の入力を出力Ｖ　ＵＮＲＬ　１９０ａに接続す
る指示を与える。ライン２２０を通る信号もトランジス
タ２０５をターンオンし、次にこれがトランジスタ２０
６にオーブンドレイン出力として動作することを可能に
し、この出力が入力ライン１９０ｂを介してこれに供給
される反転信号である。

これに対して、ライン２０７上の信号が低にある時には
転送ゲート２１４がターンオンされ、転送ゲート２００
がターンオフされる。この信号はトランジスタ２０５を
ターンオフし、これが双方向性入力ビン１９０上にある
どのような電圧もｖＵＮＲＬ１９０ａに送られることを
可能にし、かつ入力ビン１９０ｂが１９０上の電圧に影
響を受けることを防止する。

第３図に戻って、低電圧制御回路８８は出力保護回路８
４及びモード選択回路８６に接続されている。

典型的な低電圧制御回路８８及び関連の出力保護回路８
４は本件の譲受人に譲渡された米国特許出願第７１０．
７９８号の「低電圧制御回路（ＬＯＷ　ＶＯＴＡにＥＣ
０ＮＴＲＯＬ　ＣＩＲＣＵＩＴ）、に説明されている。

この出願は、パワーアップ及びパワーダウンサイクル中
には回路出力を既知状態に保持する回路を開示している
。　安全回路８５はクロックパルスを受信するためにシ
ステムクロックに接続されている。この回路８Ｓはライ
ン９６．９７及び９８を介して出力保護回路８４及び外
部装置、特にインタフェース回路４０（第２図）にも接
続され、これらから信号を受は取る。

前述したように、リセット回路８０の主な目的は、郵便
料金計のマイクロプロセッサ３０及びＮＶＭ５０゜６０
の正しい動作に極めて重要である異なった機能を監視す
ることである。このように、例えば、郵便料金計が保護
されることを保証するために、システムの電圧及びシス
テムクロックは連続的に監視されねばならない。そのた
め、この実施例では、クロック信号がある範囲の周波数
にまでなっていることを決定するシステムクロック検出
回路８１が使用されている。このシステムクロック検出
回路８１はシステムクロックが最小周波数で動作してい
るという指示を与える。

第５図には、システムクロック検出回路が説明されてい
る。これはシステムクロックが所定の最小周波数を与え
ていることを証明する装置を開示している。クロック入
力は３つのＤ形フリップフロップ３０１，３０２及び３
０３に接続されている。示されているように、フリップ
フロップ３０１の入力はＶＤＤ電圧源に接続されている
。フリップフロップ３０１のＱ出力はＤ形フリップフロ
ップ３０２の入力端に接続されている。これに対応して
、Ｄ形フリツブフロッ１３０２のＱ出力はフリップフロ
ップ３０３のＱ出力に接続されている。フリップフロッ
プ３０１゜３０２及び３０３のリセット入力は全て一緒
に接続されており、次にインバータ３０７を介して発振
器３０８の入力端に接続されている。示されているよう
に、発振器３０８からの出力はＤ形フリップフロップ３
０４のクロック入力端に接続されている。フリップフロ
ップ３０３からの出力はフリップフロップ３０４のＤ入
力に接続されている。フリップフロップ３０４のＱ出力
は次にフリップフロップ３０５のＤ入力に接続されてい
る。やはり開示されているが、フリップフロップ３０５
のＱ出力が準備完了していることを示す出力信号　　　
ＲＤＹを与える。

ＬＫ フリップフロップ３０５のＱ出力はＡＮＤゲート３０６
の入力のうちの１つに接続されている。ＡＮＤゲート３
０６の他の入力はＤ形フリップフロップ３０４からの出
力に接続されている。ＡＮＤゲートの出力３０６はフリ
ップフロップ３０４のリセット入力に接続されている。

システムクロック検出回路の動作は前述の回路構成及び
以下の説明と共に説明される。

システムクロック検出回路８１の目的は、リセット回路
に接続されたシステムクロックが所定の最小周波数より
上にあるか否か検出することである。

オンボード発振器３０８は、システムクロック検出回路
８１が動作すべき範囲についての適正な初期周波数を与
える。この実施例では、発振器３０８により発生される
周波数は典型的には、フリップフロップ３０１，３０２
及び３０３の動作の故に、通常はクロックにより与えら
れる所定周波数の１八である。最初にリセット回路がま
ずパワーアップされた時に、発振器はフリップフロップ
３０１，３０２及び３０３をリセットし、フリップフロ
ップ３０３上に低出力を与える。

パワーアップのクロックサイクル中に、フリップフロッ
プ３０３により与えられた低信号はフリップフロップ３
０４に伝えられる。従って、フリップフロップ３０５か
らのＱ出力はクロックが準備完了していないことを示す
高信号を与える。ＡＮＤゲート３０６は、スタート状態
ではフリップフロップ３０４及び３０５がどの状態にあ
るか最初は明らかでないために、システムクロックのス
タートの間は保護を与えるためのものである。フリップ
フロップ３０４がＱ出力が能動であるとしてパワーアッ
プされた場合には、この状態がクロックされた時に、Ａ
ＮＤゲート３０６はフリップフロップ３０５にリセット
を与えて一発振器サイクルより短い間だけ誤ったクロッ
ク信号にフリップフロップ３０４準備完了指示を可能に
させる。この可能な誤った出力についての時間フレーム
はリセット遅延の時間より極めて短く、そのためチップ
出力上にエラーは検出されない。

インバータ３０７の出力が一度高になる前にフリ。

ブフロップ３０１ないし３０３を介してタロツク信号か
ら３つの低から高への遷移があった場合には、タロツク
信号が準備完了していることの指示が出力端に与えられ
る。従ってＤ形フリップフロップ３０４のクロック入力
が低から高へ変化する。このようにフリップフロラ１３
０３からの高出力はフリップフロップ３０４の入力によ
って受は入れられる。インバータ３０７からの次の高か
ら低への遷移は３０５から信号を伝え、クロックが準備
完了したことの指示を与える。

この実施例では、クロック準備完了信号が出力端におい
て示される毎に、フリップフロップ３０４はＡＮＤゲー
ト３０６の動作を介してリセットされ、高信号がすべて
のサイクルの間にフリップフロップ３０１．３０２及び
３０３を介して送られていることを保証する。このよう
に、クロック信号が適正に動作しない場合には、クロッ
ク準備完了出力が適正な状態にないという迅速な指示が
ある。

従って、この回路は、クロック信号がある所定のストレ
ジホールド周波数にあるかあるいはそれ以上にあるか否
かの指示を与える。このように、この実施例では、ＣＬ
Ｋ入力はこの所定のスレシホールドより上で動作しない
場合には、タロツク準備完了出力　ｃＬＫＲＤＹが使用
可能にされないという指示がある。システムクロックが
所定スレシホールドより上で動作している場合には、タ
ロツク準備完了信号はそれが使用可能にされているとい
う指示を与える。

再び第３図に戻って、調整及び非調整電圧モニタ８７及
び８９は各種電源の電圧レベルの指示を与えるために使
用される。出力保護回路８４はリセット遅延回路８３を
介してモニタ８７及び８９から信号を受は取る。リセッ
ト遅延回路８３はモニタが正常に動作するまで、全ての
信号が出力端に与えられることを阻止し、これにより料
金計が安全状態のままにあることを保証する。

第２図に戻って、この実施例では、電圧の監視は、正常
なシステム電源電圧■ＤＤ及び非調整電源Ｖ　　　の両
方をモニタすることにより行なわＮＲ れる、非調整電源Ｖ　　　は、調整電源の前に故ＮＲ 障すると思われる電源から直接に与えられる。供給電源
のこれらの２つの異なった判別点の故に、マイクロプロ
セッサ３０にパワーが低下していることを警告するとい
う機会が与えられる。

非調整電圧、調整電圧及びシステムクロックが全て適正
レベルにある時に、リセット遅延回路８３（第３図）が
システムクロックからのパルスの所定の数のカウントを
始める。一度所定のパルス数が超えられると、リセット
信号がマイクロプロセッサ３０及びインタフェース回路
４０を解放し、料金計の正常な動作が開始できる。

リセット信号が能動にある時つまり条件のうちの１つが
満足されない時はシステムプリンタ７０はロックされ、
これにより料金計による郵便料金のプリントを防止する
。プリンタを解放のに適正であるという指示を与えるア
ンロック使用可能信号もインタフェース回路４０から与
えられる。リセット回路８０の最後のそして最も重要な
機能はＮＶＭ５０及び６０の重要な会計情報を保護する
ことである。

この機能を実現するために、リセット回路８０はインタ
フェース回路４０からの３つの信号を受は取る。はじめ
の２つの信号はＮＶＭＩ　　及びＮＶＭ２　使用可能信
号であり、第３の信号はＮＶＭＷＲ信号である。インタ
フェース回路４０とリセット回路８０とは、ＮＶＭ５０
あるいは６０上の出力と入力との間の不一致がないこと
を保証するために相互に作用する。

リセット回路８０は、ＮＶＭ５０及び６０の両方が同時
に能動にないことを保証する。リセット回路８０はどち
らかの不揮発メモリの書き込みライン５４がまず使用可
能ラインを附勢せずに能動にされないことも確実にする
。更にリセット回路８０はＮＶＭ５０及び６０が同時に
使用可能にされることを防止する。最後に、ＮＶＭ使用
可能ライン５３．５４及び５５のどれかがある数のクロ
ックサイクルの間以上に使用可能にされた場合にはリセ
ット回路は安全条件回路に出力信号を送り、これにより
ＮＶＭ５０及び６０内に配置されている内容の保護を確
実にする。

基本的には、リセット回路は、リセット回路８０の出力
上の短絡を検出しＮＶＭラインへのそれ以上のアクセス
を防止することによって、ＮＶＭ５０及び６０を保護し
ている。不揮発メモリの重要な会計情報が保護されるに
は前述の安全を維持することが極めて重要である。

第６図ないし第９図は、不揮発メモリ安全回路８５、非
調整電源モニタ８フ、調整電源モニタ８９及びリセット
遅延回路８３についての回路構成を示している。これら
の回路は、郵便料金計の内容を保護するために、互いに
そしてリセット回路の他の部分と協力して動作する。前
述の回路の動作及びそれらの説明は以下の説明と共に前
述の図面を参照して説明される。

第６図は第３図の安全回路８５の回路構成を示す図であ
る。安全回路８５は、システムクロックからの信号、不
揮発メモリ入力からの信号、及び不揮発メモリ出力から
の信号を受ける。

第６図では、ＡＮＤゲート１１０はリード１１１を介し
てリセットカウンタ１１２に接続されている。ＡＮＤゲ
ート１１０は第１図に示されているようにシステムクロ
ックからの初期クロックパルスを受ける。ＡＮＤゲート
１１３の出力はＡＮＤゲート１１４の出力のうちの１つ
に接続されている。ＡＮＤゲート１１４の他の入力はＡ
ＮＤゲート１１５の出力端に接続されているＡＮＤゲー
ト１１３の３つの入力は、ＮＶＭ５０及び６０の出力で
あるＮＶＭｌｙＨ、ＮＶＭ２Ｅ及びＮ　Ｖ　Ｍ　Ｗ　Ｒ
Ｈに接続されている（第１図）。

ＡＮＤゲート１１５の３つの入力はＮＶＭ５０及び６０
の入力端であるＮＶＭＩＢ、ＮＶＭ２Ｂ及びＮＶＭＷＲ
Ｅラインに接続されている。各々がそれぞれインバータ
１１９，１２０及び１２１に接続された１人力を有して
いる３つのＯＲゲート１１６，１１７及び１１８がある
ことがわかる。ＯＲゲート１１６，１１７及び１１８の
出力はＡＮＤゲート１２２の３つの入力に接続されてい
る。

ＡＮＤゲート１２２の出力は次にＮＡＮＤゲート１２３
の３つの入力のうちの１つに接続されている。

ＮＡＮＤゲート１２３の第２の入力はＡＮＤゲート１１
０の入力に接続されている。

ＯＲゲート１２４の２つの入力はＮＶＭ５０及び６０か
らのＮＶＭｌ及びＮＶＭ２人力に接続されている。ＯＲ
ゲート１２４の出力はＡＮＤゲート１２５の第１の入力
に接続されている。ＡＮＤゲート１２５の出力は次にＮ
ＡＮＤゲート１２３の第３の入力に接続されている。Ａ
ＮＤゲート１２５の第２の入力はリセットフリップフロ
ップ１２７の出力に接続されている。

ＡＮＤゲート１２８の３つの入力はＮＶＭＩ、ＮＶＭ２
、及びインバータ１１９の出力に接続されている。ＡＮ
Ｄゲート１２８の出力はインバータ１２６に接続されて
おり、インバータ１２６は次にＡＮＤゲート１２５の第
３の入力に接続されている。

ＡＮＤゲート１２８はフリップフロップ１２７のクリア
入力にも接続されている。フリップフロップ１２７のセ
ット入力はＡＮＤゲート１２０の出力に接続されている
。安全回路の動作は第６図及び以下の説明と共に説明さ
れる。

第６図のＮＶＭ安全回路に示されているように、ＯＲゲ
ー）　１１６，１１７及び１１８は、入力信号が高にあ
る時に低である出力信号がないことを保証するために１
つの入力を各出力に比較している。このように、例えば
、ＮＶＭＩＩ出力が低でありかつＮＶＭＩ入力が高であ
れば、ＯＲゲート１１６を通る高出力がある。従って、
零がＡＮＤゲート１２の入力端に与えられ、次に零ある
いは低出力が与えられル、コノように、ＮＡＮＤゲート
１２３ハＮ　Ｖ　Ｍ２Ｏ及び６０の出力端の全てを使用
禁止することを示す信号を与えられる。これは出力保護
回路８４（第３図）の動作によって実現される。この回
路８４は実際には前述したように、使用禁止信号がこれ
に与えられた時に全ての出力信号を阻止する。

ＮＶＭ５０及び６０ノ出カバＡ　Ｎ　Ｄゲー）　１１５
ノ入力端に与えられる。従って、ＡＮＤゲート１１３及
び１１５の入力端が全て高にある時に、ＡＮＤゲート１
１４はカウンタ１１２ヘリセット信号を与える。このよ
うに、不揮発メモリへの全ての入力が同時に高にありか
つ不揮発メモリへの出力が同時に高にある時にカウンタ
がリセットできる。これがカウンタ１１２の機能は不揮
発メモリの出力を使用可能に保持する際にタイムリミツ
トが超えられていないことを保証することである。この
ように、カウンタ１１２のリセット入力が所定のサイク
ル数より以上に（ＮＶＭラインのうちの１つが能動にあ
ることを示して）非能動である場合には、出力が使用禁
止されるべきであるという信号がＮＡＮＤゲート１２３
で受信される。

一度カウンタ１１２が所定の数例えば１６クロツクサイ
クルに達すると、カウンタ１１２の出力は低になり、こ
れによりＡＮＤゲート１１０の動作でカウンタ１１２へ
のクロック入力を使用禁止する。これがＮＡＮＤゲート
１２３により与えられた使用禁止信号を効果的にラッチ
する。前述したように、使用禁止信号は入力及び出力の
全てが再び高状態に行くまでそのままである。このよう
に、例えば、入力あるいは出力に短絡がある場合には、
２つのＡＮＤゲート１１３及び１１５からの信号は郵便
料金計内のメモリがロックされていることを保証し、そ
してＮＶＭ５０及び６０の情報の読み出しあるいは書き
込みが不可能になる。

ＯＲゲート１２４は基本的にＮＶＭｌ及びＮＶＭ２人力
が決して同時には能動にならないことを保証する。これ
はたとえそれらが同時に読み取られていても郵便料金計
の正常な動作条件の下では両方の信号が能動つまり使用
可能にされないので必要である。Ａ　Ｎ　Ｄゲート１２
８はＮＶＭ書き込み入力が一方あるいは他方のＮＶＭ出
カシカラインには能動にならないことを保証するために
使用される。

このように、実際には、この回路はＮＶＭ書き込み信号
が使用可能にされる前には使用可能にされない。

ＯＲゲート１２４及びＡＮＤゲート１２８は以下の方法
で回路に保護を与える。ＮＶＭ　　　書き込み入力はイ
ンバータ１１９を介して反転状態でＡＮＤゲート１２８
へ与えられる。このように、ＮＶＭｌ及びＮＶＭ２が両
方共に能動でない（共に高にある）場合には、ＮＶＭ書
き込みラインは低にある。次にＡＮＤゲート１２８は高
になりフリップフロップ１２７をクリアする。使用禁止
出力はＡＮＤゲート１２５及びＮＡＮＤゲート１２３の
動作のなめに高になる。Ｄ形フリップフロップ１２７の
このラッチを除去するつまりクリアする唯一の方法は、
ＡＮＤゲート１１５からの入力の全てを１つまり非能動
に戻すことである。一度ＮＶＭ入力の全てが１という非
能動状態に復帰すると、Ｄ形フリップフロップ１２フは
セットされ、これによりＡＮＤゲート１２５により与え
られた使用禁止信号を取り除く、このように、安全回路
８５は、フリップフロップ１２７がセットされる前に、
ＮＶＭ５０及び６０への入力及びＮＶＭへの出力の全て
が高つまり非能動にあることを保証する。

不揮発メモリ安全回路８５はこれにより、メモリが連続
的に使用可能にされる時間の大きさを制限する機能を実
行して両方のメモリの同時の使用可能を防止し、また回
路使用可能信号が非能動になるまえに書き込み使用可能
信号が非能動である場合にはメモリの書き込み使用可能
を防止する。ＮＶＭ安全回路は不揮発メモリに関する１
つの出力あるいは入力の間に不一致が検出された時には
メモリのアクセスを防止する。安全回路は価値のある重
要な会計情報が変形されたりあるいは破壊されたりでき
ないように不揮発メモリに別の保護を与える。

第７図は非調整電圧モニタ８７の回路を示す図である。

非調整電圧ＶｔｒＮＲそれぞれ抵抗１３０，１３６及び
１４２を介してコンパレータ１３４，１４０及び１４６
の負の入力に接続されている。わかるように、抵抗１３
１．１３７及び１４３は抵抗１３０，１３６及び１４２
に接続されている。抵抗１３１，１３７及び１４３の反
対の端は接地されている。コンパレータ１３４Ｊ４０及
び１４６の正の入力はそれぞれ抵抗１３２，１３８及び
１４４を介して基準電圧に接続されている。

抵抗１３３，１３９及び１４５はそれぞれコンパレータ
１３４．１４０及び１４５の正の入力にフィードバック
して接続されている。抵抗１３３Ｊ３９及び１４５は抵
抗１３２゜１３８及び１４４と共にコンパレータ切り換
え点にヒステリシスを与える。つぎに、インバータ１４
８はフリップフロップ１５０のセット入力に接続されて
いる。ヒステリシス装置つまりシュミットトリガ−１４
１の出力はフリップフロップ１５０のセット入力はフリ
ップフロップ１４９のセット入力に接続されている。ヒ
ステリシス装置つまりシュミットトリガ−１３５の出力
はフリップフロップ１４９のリセット入力に接続されて
いる。明らかなように、シュミットトリガ−１３３，１
４１及び１４２はインバータである。

フリップフロップ１４９のＱ出力は非調整電圧が適正レ
ベルにあるという指示を与える。フリップフロップ１５
０のＱ出力は電圧が低いあるいは降下しているか否かの
指示を与える。

この実施例では、コンパレータ１３４，１４０及び１４
６は基準電圧ＶＲＩＣＦ　　を非調整電源の電圧に比較
している。非調整電圧は３つの異なったスレシホールド
レベルに分割される。コンパレータ１３４は最も低いス
レシホールド電圧を表し、コンパレータ１４０は中央の
レンジのスレシホールド電圧を表し、そしてコンパレー
タ１４６は最も高いスレシホールド電圧を表している。

まず、コンパレータ１３４，１４０及び１４６は２つの
フリップフロップ１４９及び１５０への入力がリセット
できるように非能動である。更に、セット入力が低であ
り、そのため各フリップフロップのＱ出力は低であって
、非調整電圧が低でありかつ非調整電圧が適正なレベル
にないことを示す。

電圧が増大して最も低いスレシホールド電圧ＶＨＨＨＬ
ＯＷを超えたときに、コンパレータ１３４の出力は非能
動状態（１）から能動状態（０）に変わる。しかし、フ
リップフロップ１４９のセット入力が零であるので、フ
リップフロップ１４９の出力は零のままにある。このよ
うに、フリップフロップ１４９の出力は依然として、非
調整電圧源が十分に高くないという指示を与えている。

中央レンジの非調整電圧ＶＵＮＲＭが超えられた時に、
コンパレータ１４０の出力はフリップフロップ１５０の
リセット入力端子に零を与え、フリップフロップ１５０
には２つの零入力がある。従って、フリップフロップ１
５０の出力は依然零のままにある。従って、出力には変
化がなく、そのためフリップフロップ１５０の出力は依
然として電圧が低いことを示している。

終わりに、非調整電圧が最も高いスレシホールド電圧Ｖ
Ｈを超えた時にコンパレータ１４６ＮＲ からの出力は１から０に変化する。コンパレータ１４６
の出力はインバータ１４７を介して反転され、１をフリ
ップフロップ１４９及び１５０のセット入力の両方に与
える。これがフリップフロップ出力１４９及び１５０の
最初の状態の遷移である。この状態において、フリップ
フロップ１４９のＱ出力は能動であり非調整電圧が準備
完了であるという指示を与え、フリップフロップ１５０
のＱ出力は能動で電圧がもはや低にないという指示を与
える。

非調整電源の公称レベルが低下した時に、生じる最初の
スレシホールド電圧は最高のスレシホールド電圧ＶＨで
ある。この点で、コンバレＮＲ −夕１４６の出力は０から１へ変化し、そのためインバ
ータ１４７の出力が１がらＯへ変化する。この点で、フ
リップフロップ１４９及び１５０の入力上に２つの０が
ある。このように、どちらのフリップフロップの状態変
化もない。

達成される次のスレシホールドは非調整中央レンジスレ
シホールドＶＵＮＲＭである。従って、コンパレータ１
４０の出力はＯから１に変化し、フリップフロップ１５
０のリセット入力は高に変化する。そのため、フリップ
フロップ１５０のＱ出力は高に変わる。電圧が低にある
あるいは降下しているという指示がフリップフロップ１
５０の出力端にある。・ 最後に電圧が非調整低スレシホールド電圧ＶＬより下に
低下し続けている時に、コンＮＲ パレータ１３４の出力はＯから１に変化する。フリップ
フロップ１４９のリセットラインへの入力はＯから１に
変化し、これによりフリップフロップ１４９をリセット
する。フリップフロップ１４９の出力は１に復帰しこの
ため非調整電圧がもはや適正レベルにないという指示を
与える。

非調整電圧が高レンジより上にある時にモニタ８７はリ
セット遅延回路８３に信号を与えその能動化を可能にす
る。電圧モニタ８７は、電圧があるレベル■　　　より
下に降下しているという信号を出ＯＷ 力保護回路８４に送る。このモニタ８７は、非調整電圧
が適正なレベルにない時に回路の能動化を防止するため
に、リセット遅延回路８３に信号を送る。

第８図は調整電圧モニタ８９の回路を示す図である。図
に示されているように、基準電圧ＶＲ］？！Ｆはそれぞ
れ抵抗１６０及び１６８を介してコンパレータ１６２及
び１７０の正の入力に与えられる。抵抗１６０及び１６
９はフィードバックするようにコンパレータ１７０及び
１７１の負の入力端には、それぞれ抵抗１６６及び１７
１を介してシステム電圧ＶＤＤが与えられている。

また、抵抗１６７及び１７２の一端は抵抗１６６及び１
７１に接続され、他端は接地されている。ヒステリシス
装置つまりシュミットトリガ−１６３及び１７３はそれ
ぞれコンパレータ１６２及び１７０の出力端に接続され
ている。

ヒステリシス装置つまりシュミットトリガ−１６３の出
力はインバータ１６４の出力接続されている。

次に、インバータ１６４の出力はＯＲゲート１６５の第
１の入力に接続されている。ヒステリシス装置つまりシ
ュミットトリガ−１７３の出力はゲート１６５の第２の
入力に接続されている。ＯＲゲート１６５の出力は、調
整電源が適正レベルにあるか否かという指示を与える。

初期状態において、電源電圧ｖＤＤは０電圧にあり、コ
ンパレータの再出力は高つまり非能動にある。出力ＶＲ
ＩｅＧ　　ＲＤＹは高であり、リセット回路に非能動信
号を与える。電圧がスレシホールド電圧ＶＲＢＧ　　Ｌ
を超えた時にコンパレータ１６２からの出力は１からＯ
に変化する。従っ、て、ＯＲゲート１６５はＯを出力し
て、調整電圧が準備完了にあることを示す、電圧がより
高いスレシホールド電圧ＶＲＩＩ：Ｇ　　Ｈを超えた時
に、コンパレータ１７０の出力は１からＯへ変化する。

このように、インバータ１６４からの出力は０から１へ
変わり、ＯＲゲート１６５を通る出力は高になり、調Ｗ
１電圧が準備完了でないことを示す、これは高すぎるの
である。

電圧モニタ８９は実際には電圧が高すぎるかあるいは低
すぎるかを監視する。調整電圧が２つのスレシホールド
電圧の間にある時に、調整電圧源は準備完了である。し
かし、電圧がコンパレータ１６２の第１のスレシホール
ド電圧より下にあるかあるいはコンパレータ１７０の第
２のスレシホールド電圧より上にある時に、調整電圧モ
ニタ信号をリセット遅延回路８３に送り、この調整電圧
源が受容できるレベルになるまで能動となることを防止
する第９図はリセット遅延回路８３の回路を示す図であ
る。リセット遅延回路８３は３人力ＯＲゲート２５０及
びカウンタ２５１を有している。ＯＲゲート２５０はＲ
ＤＹ信号、Ｖ　　ＲＤＹ信号及びＶＲＤＹ信号を受は取
る。入力の全てがＯＲゲート２５０に能動信号を与えて
いる時にカウンタ２５１のリセット入力が能動になる。

カウンタ２５１はタイミング用及びカウント用のクロッ
ク信号も受は取るカウンタ２５１は、ＯＲゲート２５０
上のリセット信号が非能動にある時にある数のクロック
サイクルをカウントするようにセットされている。一度
所定数のクロックサイクル（例えば２１ｇクロックサイ
クル）が発生すると、出力信号は状態を変化し非能動出
力を示す、カウンタ２５１をロックする。

このように、リセット遅延回路８３はクロック検出回路
８１、非調整電圧モニタ８７及び調整電圧モニタ８９か
ら入力信号を受は取る。これらの入力の全てが適正なレ
ベルにある時には、回路８３は郵便料金計の動作を開始
する前に遅延を与える。このリセット遅延回路８３は料
金計のタイミング機能に使用される外部コンデンサの必
要をなくした。。

本発明のリセット回路は郵便料金計の他の部分と共に、
その内に配置された変わりやすい会計情報の保護を与え
る。この実施例のリセット回路内に含まれている別の回
路は小型化を可能にする集積回路技術を用いて実現でき
ることを当業者には良く知られている。この回路が種々
のマイクロプロセッサベースのシステム内に使用できる
ことも良く知られている。このリセット回路は電圧レベ
ルが重要であるような回路内に使用できることも知られ
ている。最後に、この回路は、不揮発メモリあるいは他
のコアメモリ内の感じやすい情報がある任意の形式のシ
ステムに使用できる。

【図面の簡単な説明】

第１図は典型的な郵便料金計の一般的ブロック図、第２
図はリセット回路を用いた郵便料金計の機能図、第３図
は第２図のリセット回路のブロック図、第４図は第３図
のリセット回路のモード選択回路を示す図、第５図は第
３図のリセット回路のシステムクロック検出回路を示す
図、第６図は第３図のリセット回路の不揮発メモリ安全
回路を示す図、第７図は第３図のリセット回路の調整さ
れた電圧モニタを示す図、第８図は第３図のリセット回
路の調整されない電圧モニタを示す図、第９図は第３図
のリセット回路のリセット遅延回路を示す図である。 ｃｐｕ、中央処理装置　　ＮＶＭ：不揮発メモ９２閘：
固定メモリ　　　　ＴＭコニ−記憶メモリＰＰ：郵便料
金プリント ＳＰ：郵便料金プリンタ ＭＰ：マルチプレクサ エ二人カキーボード ０：出力ディスプレイ （外５名） 図面の浄書（内容に変更なし） ＦＩＧ、５ ＦＩＧ、６ 臣９ ＦＩＧ、８ 手続補正書 昭和にノ年　ケ月３日 昭和ｌ／年特許願第　ｔｕｔｔｆ″　号２、発明の名称 イ挿４トメ七ソシン肇ぎ■を１屑ずシ“市ｐイを拳士＜
＝−ｒ３、補正をする者 事件との関係　　特許出願人 住所 ２４手ｅ−ｔ　）　＃　４　’ボ゛”７１’−インク−
：＃”ｖ−７・／）”４、代理人 ５、補正の対象 手続補正書（方式） 昭和１１年　≦月ノロ日 特許庁長官　宇　賀　道　部　殿 ３、補正をする者 事件との関係　　　出　願　人 住所 名　称　　　ジｖ’ｒ２イ・十°クス・インコー子０し
−アフト°。 ４、代理人

Claims (1)

1. 【特許請求の範囲】 プロセス手段と、該プロセス手段に接続されこのプロセ
   ス手段から受信した重要な会計情報を記憶する第１の及
   び第２の不揮発メモリとを備え、前記第１の及び第２の
   不揮発メモリ内の重要な会計情報に安全を与える入力及
   び出力装置を有する、不揮発メモリ安全回路を有する電
   子郵便料金計において、不揮発メモリ安全回路が、 前記第１の及び第２の不揮発メモリ手段が使用可能にで
   きる時間を制限する手段、 該制限する手段に接続され、前記第１の及び第２の不揮
   発の同時の使用可能を防止する手段、及び 前記第１の及び第２の不揮発メモリ手段に接続され、メ
   モリ手段がプロセス手段により選択される前に不揮発メ
   モリへの書き込みを防止メモリ安全回路を有する郵便料
   金計。