JPS5817721A - Ｔ型フリツプフロツプ回路 - Google Patents
Ｔ型フリツプフロツプ回路Info
- Publication number
- JPS5817721A JPS5817721A JP56115776A JP11577681A JPS5817721A JP S5817721 A JPS5817721 A JP S5817721A JP 56115776 A JP56115776 A JP 56115776A JP 11577681 A JP11577681 A JP 11577681A JP S5817721 A JPS5817721 A JP S5817721A
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- JP
- Japan
- Prior art keywords
- circuit
- input
- shift register
- output
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＯＳ−ＬＳＩ （絶縁ダート型電界効果ト
ランジスタ大規模集積回路）内に設けられるＴ型フリ、
ｆフロッグ回路に関する。
ランジスタ大規模集積回路）内に設けられるＴ型フリ、
ｆフロッグ回路に関する。
Ｔ型（トリガ型）フリップフロ７７回路は、カウンタ回
路などのような高速で動作する１路によく用いられてお
り、ＭＯＳ−ＬＳＩ内にＴ型フリ、グフロ、グ回路が設
けられる場合には、従来第１図に示すような回路構成で
ある。すなわち、ノア回路１１．１２およびアンド回路
１３は、トリが入力Ｔと出力端Ｑの信号との不一致を検
出する不一致回路１４’に構成しており、この不一致回
路１４の出力端にはトランスファゲートＴＩ、取部回路
１１ 、トランスファダートＴ３、反転回路ｌ１ｅ１１
が順次直列に接続されている。上記反転回路Ｉ、の出力
端がＱ１反転回路１３の出力端がＱであり、トランスフ
ァｒ−）Ｔ１のダート端にはクロックツ４ルスｃＰが印
加され、トランスファゲートＴ３のｒ−）端には反転ク
ロ、り／４ルス「下が印加される。したがって、上記ト
ランスファグー）Ｔ１％反転回路１１、トランスファゲ
ートＴ３、反転回路！富はダイナミックシフトレジスタ
ー０ｔ−形成している。なお、第１図のＴ型フリッグフ
ロッ！回路はたとえばＮチャンネル型トランジスタにょ
９ｗ成されている。
路などのような高速で動作する１路によく用いられてお
り、ＭＯＳ−ＬＳＩ内にＴ型フリ、グフロ、グ回路が設
けられる場合には、従来第１図に示すような回路構成で
ある。すなわち、ノア回路１１．１２およびアンド回路
１３は、トリが入力Ｔと出力端Ｑの信号との不一致を検
出する不一致回路１４’に構成しており、この不一致回
路１４の出力端にはトランスファゲートＴＩ、取部回路
１１ 、トランスファダートＴ３、反転回路ｌ１ｅ１１
が順次直列に接続されている。上記反転回路Ｉ、の出力
端がＱ１反転回路１３の出力端がＱであり、トランスフ
ァｒ−）Ｔ１のダート端にはクロックツ４ルスｃＰが印
加され、トランスファゲートＴ３のｒ−）端には反転ク
ロ、り／４ルス「下が印加される。したがって、上記ト
ランスファグー）Ｔ１％反転回路１１、トランスファゲ
ートＴ３、反転回路！富はダイナミックシフトレジスタ
ー０ｔ−形成している。なお、第１図のＴ型フリッグフ
ロッ！回路はたとえばＮチャンネル型トランジスタにょ
９ｗ成されている。
目
次に、第２ｄのタイムチャートを参照して第１回の動作
を説明する。トリガ入力Ｔが１ハイ”レベルのとき不一
致回路１４の出力には出力端Ｑの信号Ｑの反転信号４が
現われ、クロック・臂ルスＣｐ カ” ／％イ”のとキ
トランスノアｆ−）Ｔ１が開いて反転回路Ｉ、の出力に
信号Ｑが現われ、反転クロック／９ルスＣＰが“ハイ”
のときにトランスファゲートＴ３が開いて反転回路Ｉ
ｌ’の出力には信号Ｑが現われる。これに対して、トリ
ガ入力Ｔが”ロウ”レベルのときには、不一致回路１４
の出力、すなわちシフトレジスタ１００入力は信号（１
）ｔまであり、出力端Ｑは信号Ｑのままであり、記憶内
容を保持しているＯ したがりて、第１図のＴ型フリ、！フロップ回路の入力
特性式は、Ｑを現在の状態、Ｑ’ｅ次のクロックツ母ル
ス入力により定まる状態、”ハイ”レベルｏ ） リｔ
ｆ入力、ｔ Ｔ％′ロウ″レベルのトリガ入力をＴで表
わせば Ｑ−ＴＱ＋Ｔ−Ｑ と表現できる。
を説明する。トリガ入力Ｔが１ハイ”レベルのとき不一
致回路１４の出力には出力端Ｑの信号Ｑの反転信号４が
現われ、クロック・臂ルスＣｐ カ” ／％イ”のとキ
トランスノアｆ−）Ｔ１が開いて反転回路Ｉ、の出力に
信号Ｑが現われ、反転クロック／９ルスＣＰが“ハイ”
のときにトランスファゲートＴ３が開いて反転回路Ｉ
ｌ’の出力には信号Ｑが現われる。これに対して、トリ
ガ入力Ｔが”ロウ”レベルのときには、不一致回路１４
の出力、すなわちシフトレジスタ１００入力は信号（１
）ｔまであり、出力端Ｑは信号Ｑのままであり、記憶内
容を保持しているＯ したがりて、第１図のＴ型フリ、！フロップ回路の入力
特性式は、Ｑを現在の状態、Ｑ’ｅ次のクロックツ母ル
ス入力により定まる状態、”ハイ”レベルｏ ） リｔ
ｆ入力、ｔ Ｔ％′ロウ″レベルのトリガ入力をＴで表
わせば Ｑ−ＴＱ＋Ｔ−Ｑ と表現できる。
しかし、このようなフリッグフロ、！回路においては、
トリガ入力Ｔと出力端Ｑの信号Ｑとがシフトレジスタ１
０に到達するまでには、不一致回路１４内の２段のノア
回路１１．１２’を通過せねばならないので、高速動作
化の点で好ましくない、ま九、最近のＭＯＳ−ＬＳＩは
、集積度の向上π伴い、内部回路の高速化の要求が急速
に高まってきている。
トリガ入力Ｔと出力端Ｑの信号Ｑとがシフトレジスタ１
０に到達するまでには、不一致回路１４内の２段のノア
回路１１．１２’を通過せねばならないので、高速動作
化の点で好ましくない、ま九、最近のＭＯＳ−ＬＳＩは
、集積度の向上π伴い、内部回路の高速化の要求が急速
に高まってきている。
本発明は上記の事情に鑑みてなされたもので、シフトレ
ジスタの入力側のｒ−ト回、路の段数を減少させること
によって、よシ高速な動作を可能とし得るＴ型フリッグ
フロッ！回路管提供するものである。
ジスタの入力側のｒ−ト回、路の段数を減少させること
によって、よシ高速な動作を可能とし得るＴ型フリッグ
フロッ！回路管提供するものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第３図において、１０，１．ｓは前述し九と同様の
ダイナミックシフトレジスタ。
る。第３図において、１０，１．ｓは前述し九と同様の
ダイナミックシフトレジスタ。
反転回路である。すなわち、このシフトレジスタ１０は
トランスファゲートＴ１、反転回路！１％）ランスファ
ゲートＴ３、反転回路Ｉ８よりなる・一方、Ｉ４はトリ
が入力Ｔｔ−反転させる反転回路、Ｔ婁 ａ Ｉ４はト
ランスファダートである。このトランス７アグートＴ３
、Ｉ４は、出力端同志が連結されると共にシフトレジ
スタ１００入力端に接続されている。また、上記トラン
スファｆ）ＴｓｅＴａは、各入力端が対応して出力端Ｑ
、Ｑに接続されており、各ダート端は対応して反転回路
Ｉ４の出力端およびトリｆ入力端３０が接続されている
。
トランスファゲートＴ１、反転回路！１％）ランスファ
ゲートＴ３、反転回路Ｉ８よりなる・一方、Ｉ４はトリ
が入力Ｔｔ−反転させる反転回路、Ｔ婁 ａ Ｉ４はト
ランスファダートである。このトランス７アグートＴ３
、Ｉ４は、出力端同志が連結されると共にシフトレジ
スタ１００入力端に接続されている。また、上記トラン
スファｆ）ＴｓｅＴａは、各入力端が対応して出力端Ｑ
、Ｑに接続されており、各ダート端は対応して反転回路
Ｉ４の出力端およびトリｆ入力端３０が接続されている
。
而して・上記構成にする第３図０回路にｒて、いまトリ
ガ入力Ｔが１ノ・イ”レベルのときは、トランスファダ
ートＴ４が開いて出力端Ｑの信号がシフトレジスタ１０
０入力端に伝わり、この信号がクロックツ臂ルスＣＰ１
反転クロック・９ルスで１によりシフトレジスタ１０を
通過するので、反転クロックツ譬ルスＣＰが１ノ１イ”
レベルのときに出力端Ｑの信号が反転する。これに対し
て、トリガ入力Ｔがロウレベルのときは、トランスファ
ｆｆ−）Ｔ、が開いて出力端Ｑの信号がシフトレジスタ
１０の入力端に伝わり、さらにシフトレジスタ１０を通
過するので、出力端Ｑはその１１の状態を保持する。す
なわち、第３図の回路はＴ型７リツグフロツグ回路の動
作を行なうものでちゃ、出力端Ｑもしくは互の信号がシ
フトレジスタ１０に到達するまでにトランスファゲート
ＴｓもしくはＩ４だけを通過するような回路構成となっ
ているので、高速動作が可能である・ なお、本発明は上記実施例に限られるものではなく、第
４図乃至第６図に示すように変形して実施し得る。第４
図は、ｆｓ３図に比べて、トランス７アグートＴｓの入
力端に出力端Ｑを接続し、トランスファｒ−）Ｔ、の入
力端に出力端Ｑを接続し、これらのトランスファゲート
Ｔ＊ａＴ４の一括出力端とシフトレジスタ１０の入力端
との関に反転回路ｌ１ｔ−挿入した点が異なる。この回
路の動作も第３図の動作と略同様でめシ、略同様の効果
が得られる会 館５図は、第３図の回路に比べて、トランスファｆ）Ｔ
ｓの入力端にトリガ入力端３ｏを、そのｆ−）端に出力
端互を接続し、トランスファグー）Ｔ４のダート端、入
力端に対応して出力端Ｑ、反転回路１４の出力端を接続
した点が異なる。仁の回路においては、トランスファグ
ー）Ｔ、、Ｔ、の一括出力端の信号はＴ−Ｑ＋Ｔ−Ｑで
表わされ、この信号がシフトレジスタ１０を通過するの
で、Ｔ型フリッグフロ、１回路の動作が行われる。この
場合、出力端ＱもしくはＱの信号は・トランスファダー
トＴ４４Ｌ＜ＵＴ３だけを通過してシフトレジスター０
に伝わるので、高速動作が可能である。
ガ入力Ｔが１ノ・イ”レベルのときは、トランスファダ
ートＴ４が開いて出力端Ｑの信号がシフトレジスタ１０
０入力端に伝わり、この信号がクロックツ臂ルスＣＰ１
反転クロック・９ルスで１によりシフトレジスタ１０を
通過するので、反転クロックツ譬ルスＣＰが１ノ１イ”
レベルのときに出力端Ｑの信号が反転する。これに対し
て、トリガ入力Ｔがロウレベルのときは、トランスファ
ｆｆ−）Ｔ、が開いて出力端Ｑの信号がシフトレジスタ
１０の入力端に伝わり、さらにシフトレジスタ１０を通
過するので、出力端Ｑはその１１の状態を保持する。す
なわち、第３図の回路はＴ型７リツグフロツグ回路の動
作を行なうものでちゃ、出力端Ｑもしくは互の信号がシ
フトレジスタ１０に到達するまでにトランスファゲート
ＴｓもしくはＩ４だけを通過するような回路構成となっ
ているので、高速動作が可能である・ なお、本発明は上記実施例に限られるものではなく、第
４図乃至第６図に示すように変形して実施し得る。第４
図は、ｆｓ３図に比べて、トランス７アグートＴｓの入
力端に出力端Ｑを接続し、トランスファｒ−）Ｔ、の入
力端に出力端Ｑを接続し、これらのトランスファゲート
Ｔ＊ａＴ４の一括出力端とシフトレジスタ１０の入力端
との関に反転回路ｌ１ｔ−挿入した点が異なる。この回
路の動作も第３図の動作と略同様でめシ、略同様の効果
が得られる会 館５図は、第３図の回路に比べて、トランスファｆ）Ｔ
ｓの入力端にトリガ入力端３ｏを、そのｆ−）端に出力
端互を接続し、トランスファグー）Ｔ４のダート端、入
力端に対応して出力端Ｑ、反転回路１４の出力端を接続
した点が異なる。仁の回路においては、トランスファグ
ー）Ｔ、、Ｔ、の一括出力端の信号はＴ−Ｑ＋Ｔ−Ｑで
表わされ、この信号がシフトレジスタ１０を通過するの
で、Ｔ型フリッグフロ、１回路の動作が行われる。この
場合、出力端ＱもしくはＱの信号は・トランスファダー
トＴ４４Ｌ＜ＵＴ３だけを通過してシフトレジスター０
に伝わるので、高速動作が可能である。
第６図は、第５図の回路に比べて、トランス７アグート
’ｒｓのｒ−）端に出力端Ｑｔ接続し、トランスファー
” −） Ｔ ４のｒ−ト端に出力端すを接続し、トラ
ンスファー” ）Ｔ３ 、Ｔ４の一括出力端とシフ
トレジスター００Å力端との間 。
’ｒｓのｒ−）端に出力端Ｑｔ接続し、トランスファー
” −） Ｔ ４のｒ−ト端に出力端すを接続し、トラ
ンスファー” ）Ｔ３ 、Ｔ４の一括出力端とシフ
トレジスター００Å力端との間 。
Ｋ反転回路Ｉｓを挿入した点が異なる。この回路の動作
も第５図の動作と略同様であり、略同様の効果が得られ
る。
も第５図の動作と略同様であり、略同様の効果が得られ
る。
なお、上記実施例のダイナミックシフトレジスター０に
代えてスタティックシフトレジスタを用いてもよい。
代えてスタティックシフトレジスタを用いてもよい。
上述し友ように本発明のＴ型アリッグフロッ」
プ回路によれば、シフトレジスター０、反転回路１１ｓ
２個のトランス７１５’−）Ｔｓ ％ Ｔ４およびこの
ｆ−）のいずれか一方ヘトリガ入力の反転信号を供給す
る反転回路Ｉ４よりなり、従来例のものに比べて高速動
作化が可能であり、しかも使用回路素子数が少ない。こ
のように使用回路素子数が少ないことは、ＭＯＳ−ＬＳ
Ｉ内における占有ノ臂ターン面積が小さく、かつ消費電
流も少なくてすむ。したがって、本発明のＴ型フリッグ
フロッ！回路は、ますます高速化および低消費電力化が
要求されているＭＯＳ−ＬＳＩにおける採用に適してい
るｅ
２個のトランス７１５’−）Ｔｓ ％ Ｔ４およびこの
ｆ−）のいずれか一方ヘトリガ入力の反転信号を供給す
る反転回路Ｉ４よりなり、従来例のものに比べて高速動
作化が可能であり、しかも使用回路素子数が少ない。こ
のように使用回路素子数が少ないことは、ＭＯＳ−ＬＳ
Ｉ内における占有ノ臂ターン面積が小さく、かつ消費電
流も少なくてすむ。したがって、本発明のＴ型フリッグ
フロッ！回路は、ますます高速化および低消費電力化が
要求されているＭＯＳ−ＬＳＩにおける採用に適してい
るｅ
第１図は従来のＴ型フリッグ７０ツブ回路を示す回路図
、第２図は第１図の動作ａＢＡのために示すタイミ／ダ
図、第３図は本発明に係るＴ型７す、グフロッグ回路の
一実施例を示す回路図、第４図乃至第６図はそれぞれ本
発明の他の実施例を示す回路図である。 １０・・・シフトレジスタ、ｘｍ 、１４・・・反転回
路、Ｔ＠ 、Ｔ４・・・トランスファゲート、Ｔ・・
・トリが入力。 第３図 第５図
、第２図は第１図の動作ａＢＡのために示すタイミ／ダ
図、第３図は本発明に係るＴ型７す、グフロッグ回路の
一実施例を示す回路図、第４図乃至第６図はそれぞれ本
発明の他の実施例を示す回路図である。 １０・・・シフトレジスタ、ｘｍ 、１４・・・反転回
路、Ｔ＠ 、Ｔ４・・・トランスファゲート、Ｔ・・
・トリが入力。 第３図 第５図
Claims (3)
- （１） シフトレジスタと、このシフトレジスタの出
力を反転する反転回路と、この反転回路の出力端と前記
シフトレジスタの入力端との間およびこのシフ）レジス
タの出力端と入力端との間にそれぞれ挿入され、それぞ
れの出力端が連結され九２個のトランスファゲートと、
これらのトランスファグー）の一方にトリガ入力を与え
、他方にトリガ入力の反転信号を与える回路とを具備す
ることｔ−特徴とするＴ型フリッグフロ、１回路。 - （２） 前記２個のトランスファゲートは、それぞれ
の入力端に前記シフトレジスタの出力および前記反転回
路の出力の相異なる一方が与えられ、それぞれのゲート
端に前記トリガ入力およびその反転信号の相異なる一方
が与えられることｆｔ％黴とする特許請求の範囲第１項
記載のＴ型フリ、グフｐ、！回路。 - （３） 前記２個のトランス７フグートは、それぞれ
の入力端に前記トリガ入力およびその反転信号の相異な
る一方”が与えられ、それセれ゛のゲート端に前記シフ
トレジスタの出力および前記反転回路の出力の相異なる
一方が与えられることを特徴とする特許請求の範囲第１
項記載の゛Ｔ型アフリグア０ッグ回路・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115776A JPS5817721A (ja) | 1981-07-23 | 1981-07-23 | Ｔ型フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115776A JPS5817721A (ja) | 1981-07-23 | 1981-07-23 | Ｔ型フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817721A true JPS5817721A (ja) | 1983-02-02 |
Family
ID=14670764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115776A Pending JPS5817721A (ja) | 1981-07-23 | 1981-07-23 | Ｔ型フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605621A (ja) * | 1983-06-24 | 1985-01-12 | Hitachi Ltd | 非同期信号同期化回路 |
-
1981
- 1981-07-23 JP JP56115776A patent/JPS5817721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605621A (ja) * | 1983-06-24 | 1985-01-12 | Hitachi Ltd | 非同期信号同期化回路 |
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