JPS58184656A - プログラム格納方式 - Google Patents
プログラム格納方式Info
- Publication number
- JPS58184656A JPS58184656A JP57068525A JP6852582A JPS58184656A JP S58184656 A JPS58184656 A JP S58184656A JP 57068525 A JP57068525 A JP 57068525A JP 6852582 A JP6852582 A JP 6852582A JP S58184656 A JPS58184656 A JP S58184656A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- stored
- read
- program
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はマイクロゾロセッサのプログラム格納方式に関
する。特に不揮発状態で記憶されたプログラムを初期設
定フェーズで読出し専用メモリ（以下、ｊＲＯＭＪとい
う。）から書込み読出しメモリ（以下、［ＡＭＪという
、）ヘコピーし、オンライン実行状態ではＲＡＭに格納
されたプログラムのみで実行可能とするプログラムの格
納方式に関する。
する。特に不揮発状態で記憶されたプログラムを初期設
定フェーズで読出し専用メモリ（以下、ｊＲＯＭＪとい
う。）から書込み読出しメモリ（以下、［ＡＭＪという
、）ヘコピーし、オンライン実行状態ではＲＡＭに格納
されたプログラムのみで実行可能とするプログラムの格
納方式に関する。
マイクロゾｏ−にツサの急速な過＃に伴い、高信軸性な
要求される装置にもマイクロプロセッサが導入されるよ
うＫなった。従来、通常のマイクロプロセッサでは、少
なくとも装置の基本動作を実現する基本プログラムは不
揮発状態で記憶されており、この不揮発状態で記憶され
て〜・る範囲は、装置によってはオペレーティングシス
テムおよびアプリケーションプログラムの大部分に及ぶ
場合もある。
要求される装置にもマイクロプロセッサが導入されるよ
うＫなった。従来、通常のマイクロプロセッサでは、少
なくとも装置の基本動作を実現する基本プログラムは不
揮発状態で記憶されており、この不揮発状態で記憶され
て〜・る範囲は、装置によってはオペレーティングシス
テムおよびアプリケーションプログラムの大部分に及ぶ
場合もある。
一方、ＲＡＭ素子の進歩も極めて急速であり、高集積の
＾速で低消費電力の素子が安価に入手できるようＫなっ
た。また、ＲＯＭＸ子も着実に進歩しているが、プロセ
ッサ内でＩ’ＬＡＭと同じ性能条件で使用するとすれば
、集積度および消費電力で劣り、かつ＾集積ＲＯＭ素子
は大部分が８ビツト出力構成となっている。したがって
高信頼性装置ＫＲＯＭを導入する場合には、データに対
してパリティビット（Ｐ）あるいはエラー修正コード、
、′・：） （ｇｃｏ）を付加している。しかしこれらのチェックビ
ットは８ビット幅は必要ないので、ＲＯＭを導入する場
合には、無駄なビットを持つことになる欠点がある。
＾速で低消費電力の素子が安価に入手できるようＫなっ
た。また、ＲＯＭＸ子も着実に進歩しているが、プロセ
ッサ内でＩ’ＬＡＭと同じ性能条件で使用するとすれば
、集積度および消費電力で劣り、かつ＾集積ＲＯＭ素子
は大部分が８ビツト出力構成となっている。したがって
高信頼性装置ＫＲＯＭを導入する場合には、データに対
してパリティビット（Ｐ）あるいはエラー修正コード、
、′・：） （ｇｃｏ）を付加している。しかしこれらのチェックビ
ットは８ビット幅は必要ないので、ＲＯＭを導入する場
合には、無駄なビットを持つことになる欠点がある。
さらに、高速なＲＯＭは消費電力が大きく、装置の熱設
計条件を満足するためＫは、実装スペースを大きくしな
ければならない欠点があった。この欠点を改良するため
に低速の高集積で低消費電力のＲＯＭ素子を採用するこ
ともあるが、この場合にはＲＯＭをアクセスした各命令
実行サイクル毎にウェイト制御が必要となり、マイクロ
プロセッサとしての処理能力を低下させる欠点がある。
計条件を満足するためＫは、実装スペースを大きくしな
ければならない欠点があった。この欠点を改良するため
に低速の高集積で低消費電力のＲＯＭ素子を採用するこ
ともあるが、この場合にはＲＯＭをアクセスした各命令
実行サイクル毎にウェイト制御が必要となり、マイクロ
プロセッサとしての処理能力を低下させる欠点がある。
本発明は、上記種々の欠点を解決するもので、マイクロ
プロセッサのＲＯＭからＲＡＭにコヒーする際にチェッ
クピットを付加することにより、ＲＯＭに無駄なビット
を占有させることがなく、＾缶軸性が必要である装置に
適用することができ、かつ低速の高集積で低消費電力の
ＲＯＭを使用することにより、熱条件を緩和させて実装
スペースを削減することができ□、しかも低速のＲＯＭ
を使用してもマイクロプロセッサとしての処理能力を低
下させることのないプログラム格納方式を提供すること
を目的とする。
プロセッサのＲＯＭからＲＡＭにコヒーする際にチェッ
クピットを付加することにより、ＲＯＭに無駄なビット
を占有させることがなく、＾缶軸性が必要である装置に
適用することができ、かつ低速の高集積で低消費電力の
ＲＯＭを使用することにより、熱条件を緩和させて実装
スペースを削減することができ□、しかも低速のＲＯＭ
を使用してもマイクロプロセッサとしての処理能力を低
下させることのないプログラム格納方式を提供すること
を目的とする。
本発明は、ＲＡＭにチェックビット領域を備え、外部指
令によりＲＯＭの記憶内容を上記ＲＡＭにコピーする直
接メモリアクセス回路と、上記ＲＡＭヘコピーするとき
チェックピットを生成付加しかつ上記ＲＡＭからデータ
を読出すときこのチェックピットと読出しデータとを比
較して読出しデータの正常性をチェックする回路と、上
記ＲＡＭの上記ＲＯＭからコピーされたコピー領域を記
憶保躾するメモリプロテクト回路とを備えたことを特徴
とする。
令によりＲＯＭの記憶内容を上記ＲＡＭにコピーする直
接メモリアクセス回路と、上記ＲＡＭヘコピーするとき
チェックピットを生成付加しかつ上記ＲＡＭからデータ
を読出すときこのチェックピットと読出しデータとを比
較して読出しデータの正常性をチェックする回路と、上
記ＲＡＭの上記ＲＯＭからコピーされたコピー領域を記
憶保躾するメモリプロテクト回路とを備えたことを特徴
とする。
次にこのことを図面を参照して説明する。
嬉１図は従来例マイクロプロセッサのブロック構成図で
ある。第１図において、１はマイクロプロセッサのＯＰ
Ｕ、２は割込等を行う制御回路、３はＲＯＭであって、
システムの基本プログラムを不揮発状態で記憶する。４
はＲＡＭであって、プログラムおよびデータを記憶する
。通常このＲＡＭ４は、入出力インタフェース５および
ファイル記憶装置６を介して、ＲＯＭ３内のプログラム
制御のもとに初期プログラムロード時に、プログラムお
よび初期データがロードされる。なお、ＲＯＭ３および
ＲＡＭ４には通常の使用形態ではノぐリテイ等のチェッ
ク２ツトは付加されていな〜・。
ある。第１図において、１はマイクロプロセッサのＯＰ
Ｕ、２は割込等を行う制御回路、３はＲＯＭであって、
システムの基本プログラムを不揮発状態で記憶する。４
はＲＡＭであって、プログラムおよびデータを記憶する
。通常このＲＡＭ４は、入出力インタフェース５および
ファイル記憶装置６を介して、ＲＯＭ３内のプログラム
制御のもとに初期プログラムロード時に、プログラムお
よび初期データがロードされる。なお、ＲＯＭ３および
ＲＡＭ４には通常の使用形態ではノぐリテイ等のチェッ
ク２ツトは付加されていな〜・。
一方、高信頼度が要求される装置においては、パリティ
ビット等の付加はもちろん、メモリ素子の高集積化に伴
って発生頻度が増加したソフトエラ一対策も含めてエラ
ー修正コー）’（ＢＯＯ）も付加される。
ビット等の付加はもちろん、メモリ素子の高集積化に伴
って発生頻度が増加したソフトエラ一対策も含めてエラ
ー修正コー）’（ＢＯＯ）も付加される。
第２図は本発明一実施例マイクロプロセッサのブロック
構成図である。第２図において、２３はＲＯＭ、２４は
チェックピット付のＲＡＭ、２１は直接メモリアクセス
（以下、「ＤＭＡ回路」という。）であって、ＲＯＭ２
３からＲＡ Ｍ ２４へ内容をコピーする。２２はチェ
ックビット生成チェツタ回路であって、このチェックビ
ット生成チェック回路２２は、２４へ書込む除にはチェ
ックピットを生成付加し、ＲＡ Ｍ ２４から読出す際
には続出しデータとチェックピットから読出しデータの
正常性をチェックする。２４１はチェックピット領域で
あって、通常は１ビツトのパリティであるが、さらに信
頼性を高めるためにはエラー修正コーＰを付加すること
もできる。２４ｂはＲＯＭ ２３の内界が格納される格
納領域であり、この格納領域２４ｂはＲＯＭ ２３から
情報がコピーされた稜はメモリプロテクト回路３０によ
り書込み禁止状態になり、情報の破壊に対して保護され
る。したが゛つて、ｉＬ ＯＭ ２３からコピーされた
後では、格納領域２４ｂは、ＲＯＭ ２３と同等な役割
をはだすことになる ２４ｃは本来のＲＡ Ｍ ２４の
記憶情報を格納する領域である。
構成図である。第２図において、２３はＲＯＭ、２４は
チェックピット付のＲＡＭ、２１は直接メモリアクセス
（以下、「ＤＭＡ回路」という。）であって、ＲＯＭ２
３からＲＡ Ｍ ２４へ内容をコピーする。２２はチェ
ックビット生成チェツタ回路であって、このチェックビ
ット生成チェック回路２２は、２４へ書込む除にはチェ
ックピットを生成付加し、ＲＡ Ｍ ２４から読出す際
には続出しデータとチェックピットから読出しデータの
正常性をチェックする。２４１はチェックピット領域で
あって、通常は１ビツトのパリティであるが、さらに信
頼性を高めるためにはエラー修正コーＰを付加すること
もできる。２４ｂはＲＯＭ ２３の内界が格納される格
納領域であり、この格納領域２４ｂはＲＯＭ ２３から
情報がコピーされた稜はメモリプロテクト回路３０によ
り書込み禁止状態になり、情報の破壊に対して保護され
る。したが゛つて、ｉＬ ＯＭ ２３からコピーされた
後では、格納領域２４ｂは、ＲＯＭ ２３と同等な役割
をはだすことになる ２４ｃは本来のＲＡ Ｍ ２４の
記憶情報を格納する領域である。
このような構成で、初期設定フェーズでＤＭＡ回路２１
ＫよりＲＯＭ ２３からＲＡ Ｍ ２４へ記憶情報が
直接伝送されると、このＲＡ Ｍ ２４にその情報がコ
ピーされる際には、チェ・：：ツ１′：・クピット生成
チェック回路２２によりチェックビットが生成付加され
る。このチェックピットはチェックピット領域２４ｍＫ
格納され、前記ＲＯＭ ２３の記憶情報は格納領域２４
ｂに格納される。このＲＯＭ ２３から記憶情報が格納
領域２４ｂ Ｋコピーされた後は、メモリプロテクト回
路３０により記憶保護され、以後のオンライン実行処理
はＲＡＭ２４に格納されたプログラムのみで行われる。
ＫよりＲＯＭ ２３からＲＡ Ｍ ２４へ記憶情報が
直接伝送されると、このＲＡ Ｍ ２４にその情報がコ
ピーされる際には、チェ・：：ツ１′：・クピット生成
チェック回路２２によりチェックビットが生成付加され
る。このチェックピットはチェックピット領域２４ｍＫ
格納され、前記ＲＯＭ ２３の記憶情報は格納領域２４
ｂに格納される。このＲＯＭ ２３から記憶情報が格納
領域２４ｂ Ｋコピーされた後は、メモリプロテクト回
路３０により記憶保護され、以後のオンライン実行処理
はＲＡＭ２４に格納されたプログラムのみで行われる。
第３図は本発明の実施例に対して、さらに信頼度が要求
される装置への適用するときのフローチャートである。
される装置への適用するときのフローチャートである。
このフローチャートはＲＯＭからＲＡＭへコピーされた
情報の正常性を保証するために外部ファイルとの照合を
行い、その後でオンライン処理に移る手順を示したもの
である。
情報の正常性を保証するために外部ファイルとの照合を
行い、その後でオンライン処理に移る手順を示したもの
である。
以上説明したよ５１Ｃ，本発明によれば初期設定フェー
ズでＲＯＭから８ＡＭへ基本プログラムをコピーしオン
ライン使用時は全てＲＡＭを使用するととＫより、ＲＯ
Ｍ、は情報コピ一時にのみアクセスされるので、低、門
のＲＯＭを使用してもマイクロプロセッサとしての処理
能力は低下することはない。このため、ＲＯＭには低速
の高集積で低消費電力の素子が採用可能となる。さらに
情報コピ〜はメモリからメモリに伝送されるため、簡単
なりＭＡ回路により実現できる。またＩ’ＬＯＭにチェ
ックピットを付加する必要が生じないので、ノ署イトア
クセスＲＯＭを使用しても無駄なピットが生じることの
ない優れた効果がある。
ズでＲＯＭから８ＡＭへ基本プログラムをコピーしオン
ライン使用時は全てＲＡＭを使用するととＫより、ＲＯ
Ｍ、は情報コピ一時にのみアクセスされるので、低、門
のＲＯＭを使用してもマイクロプロセッサとしての処理
能力は低下することはない。このため、ＲＯＭには低速
の高集積で低消費電力の素子が採用可能となる。さらに
情報コピ〜はメモリからメモリに伝送されるため、簡単
なりＭＡ回路により実現できる。またＩ’ＬＯＭにチェ
ックピットを付加する必要が生じないので、ノ署イトア
クセスＲＯＭを使用しても無駄なピットが生じることの
ない優れた効果がある。
第１図は従来例マイクロゾ【・１ツサのブロック構成図
。 第２図は本発明−実施例Ｔイクレプロセッサのブロック
構成図。 第３図は本発明実施例を適用した装置の運用手順を示す
フローチャート。 ｌ・・・ＯＰＵ、２・・・制御回路、３．２３・・・Ｒ
ＯＭ、４．２４・・・ＩＩＬＡＭ、５・・・入出力イン
ターフェース、６・・・ファイル配憶装置、２１・・・
ＤＭＡ回路、２２・・・チェックピット生成チェック回
路、３０・・・メモリプロテクト回路。 特許出願人 日本電気株式会社 代理人 弁理士井 出 直 孝 第２図 ト 第３図
。 第２図は本発明−実施例Ｔイクレプロセッサのブロック
構成図。 第３図は本発明実施例を適用した装置の運用手順を示す
フローチャート。 ｌ・・・ＯＰＵ、２・・・制御回路、３．２３・・・Ｒ
ＯＭ、４．２４・・・ＩＩＬＡＭ、５・・・入出力イン
ターフェース、６・・・ファイル配憶装置、２１・・・
ＤＭＡ回路、２２・・・チェックピット生成チェック回
路、３０・・・メモリプロテクト回路。 特許出願人 日本電気株式会社 代理人 弁理士井 出 直 孝 第２図 ト 第３図
Claims (1)
- （１） マイクロプロセッサの基本プログラムを不揮
発状態で記憶する耽出し専用メモリ（ＲＯＭ）と、この
マイクロゾロセッサのプログラムおよびデータを記憶す
る書込み読出しメモリ（ＲＡＭ）とを備え、 初期設定フェーズで上記基本プログラムを上記胱出し専
用メモリから上記書込み読出しメモリにコピーし【格納
するプログラム格納方式において、上記書込み胱出しメ
モリにチェックピット領域を備え、 外部指令により上記耽出し専用メモリの記憶内容を書込
み続出しメモリにコピーする直接メモリアクセス回路と
、 上記書込み耽出しメモリヘコピーするときチェックピッ
トを生成付加しかつ上記書込み読出しメモリからデータ
を読出すときこのチェックピットと読出しデータとを比
較して読出しデータの正常性をチェックする回路と、 上記書込み読出しメモリの上記続出し専用メモリからコ
ピーされたコピー領域を記憶保護するメモリプロテクト
回路と を備えたことを特徴とするプログラム格納方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068525A JPS58184656A (ja) | 1982-04-22 | 1982-04-22 | プログラム格納方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068525A JPS58184656A (ja) | 1982-04-22 | 1982-04-22 | プログラム格納方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184656A true JPS58184656A (ja) | 1983-10-28 |
Family
ID=13376222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068525A Pending JPS58184656A (ja) | 1982-04-22 | 1982-04-22 | プログラム格納方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184656A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02197945A (ja) * | 1989-12-15 | 1990-08-06 | Sanyo Electric Co Ltd | データ処理装置の初期起動方式 |
| JPH08110877A (ja) * | 1994-10-12 | 1996-04-30 | Nec Shizuoka Ltd | Ｒｏｍ内容のコピー方式 |
| KR960024922A (ko) * | 1994-12-29 | 1996-07-20 | 김광호 | 프로그램로더를 갖는 마이크로프로세서 시스템 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379417A (en) * | 1976-12-24 | 1978-07-13 | Nec Corp | Protection system for memory content |
| JPS55122299A (en) * | 1979-03-14 | 1980-09-19 | Toshiba Corp | Memory unit |
| JPS5730195A (en) * | 1980-07-28 | 1982-02-18 | Fujitsu Ltd | Data processor |
| JPS5736352A (en) * | 1980-08-11 | 1982-02-27 | Nec Corp | Memory setting system |
-
1982
- 1982-04-22 JP JP57068525A patent/JPS58184656A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5379417A (en) * | 1976-12-24 | 1978-07-13 | Nec Corp | Protection system for memory content |
| JPS55122299A (en) * | 1979-03-14 | 1980-09-19 | Toshiba Corp | Memory unit |
| JPS5730195A (en) * | 1980-07-28 | 1982-02-18 | Fujitsu Ltd | Data processor |
| JPS5736352A (en) * | 1980-08-11 | 1982-02-27 | Nec Corp | Memory setting system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02197945A (ja) * | 1989-12-15 | 1990-08-06 | Sanyo Electric Co Ltd | データ処理装置の初期起動方式 |
| JPH08110877A (ja) * | 1994-10-12 | 1996-04-30 | Nec Shizuoka Ltd | Ｒｏｍ内容のコピー方式 |
| KR960024922A (ko) * | 1994-12-29 | 1996-07-20 | 김광호 | 프로그램로더를 갖는 마이크로프로세서 시스템 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101714411B (zh) | 安全存储器接口 | |
| JP4357331B2 (ja) | マイクロプロセッサブートアップ制御装置、及び情報処理システム | |
| US20040255225A1 (en) | Control circuit for error checking and correction and memory controller | |
| US4903194A (en) | Storage addressing error detection circuitry | |
| US5450366A (en) | IC memory card | |
| JPS5979367A (ja) | メモリ・マネジメント装置 | |
| US11947467B2 (en) | Electronic device and operation method thereof | |
| JPS6342294B2 (ja) | ||
| JPS59231650A (ja) | ソフトウエア保護処理方式 | |
| KR860002027B1 (ko) | 키이 기억 에러 처리 시스템 | |
| JP3341745B2 (ja) | 電子ディスク装置の書き込み／読み出し制御方法及びその装置 | |
| JPH06180674A (ja) | データ記憶装置 | |
| US11650738B2 (en) | Integrity check of a memory | |
| JPS61199141A (ja) | 記憶装置 | |
| JPS63278162A (ja) | 情報処理装置におけるエラ−訂正装置 | |
| JPH01214948A (ja) | ランダム・アクセス・メモリのアクセス制御装置 | |
| JPS5987556A (ja) | パリテイ・チエツク装置 | |
| JPS58213349A (ja) | 情報処理装置 | |
| JP2005044386A (ja) | 半導体記憶装置及びマイクロコンピュータ | |
| JPS5947624A (ja) | システムプログラムのロ−ド方式 | |
| JP4352584B2 (ja) | 記憶回路装置 | |
| JPH029372B2 (ja) | ||
| CA2010069A1 (en) | Lock for register data in computer systems | |
| JPH0821004B2 (ja) | データ処理装置のデータ保護方式 | |
| JPS61248140A (ja) | 冗長符号チエツク方式 |