JPH029372B2 - - Google Patents
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- JPH029372B2 JPH029372B2 JP58211201A JP21120183A JPH029372B2 JP H029372 B2 JPH029372 B2 JP H029372B2 JP 58211201 A JP58211201 A JP 58211201A JP 21120183 A JP21120183 A JP 21120183A JP H029372 B2 JPH029372 B2 JP H029372B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、電子計算機中央処理装置による主記
憶装置へのアクセスに対する記憶保護等の制御を
行うキイデータを記憶する記憶部（以下キイイン
ストレージという）からのデータを緩衝記憶する
キイバツフアストレージに関する。
憶装置へのアクセスに対する記憶保護等の制御を
行うキイデータを記憶する記憶部（以下キイイン
ストレージという）からのデータを緩衝記憶する
キイバツフアストレージに関する。
(b) 技術の背景
近年の電子計算機では制御プログラムやユーザ
プログラムが多重処理されており、一つのプログ
ラムのエラーが他のプログラムの実行を中断させ
たり誤つた結果を出力させたりしないよう、ま
た、重要なデータを故意に取り出されたり参照さ
れたりしないように電子計算機に記憶保護機能を
付与する必要がある。
プログラムが多重処理されており、一つのプログ
ラムのエラーが他のプログラムの実行を中断させ
たり誤つた結果を出力させたりしないよう、ま
た、重要なデータを故意に取り出されたり参照さ
れたりしないように電子計算機に記憶保護機能を
付与する必要がある。
記憶保護にはいくつかの方法があるが、一般に
キイ方式が多く用いられている。キイ方式は、主
記憶装置（又はメインストレージ、以下MSとい
う）を、例えば2048バイトのブロツクに分割し、
ブロツク毎に主記憶装置の記憶保護制御及び参
照、変更の記録を行うキイデータを記憶するキイ
インストレージ（以下KSという）を設け、中央
処理装置（以下CPUという）がプログラムに従
つてMSにアクセスするとき、KSを読出して命
令実行の順序制御、及びプログラムに関連する計
算機システムの状態表示を行うプログラム状態語
（program status word：以下PSWという）に設
けられた保護キイと照合することによつて、当該
ブロツクへのアクセスを許可又は禁止すると共
に、アクセスを許可した場合には当該ブロツクへ
のアクセスが読出しか格納かの別をKSに記憶す
る方式である。
キイ方式が多く用いられている。キイ方式は、主
記憶装置（又はメインストレージ、以下MSとい
う）を、例えば2048バイトのブロツクに分割し、
ブロツク毎に主記憶装置の記憶保護制御及び参
照、変更の記録を行うキイデータを記憶するキイ
インストレージ（以下KSという）を設け、中央
処理装置（以下CPUという）がプログラムに従
つてMSにアクセスするとき、KSを読出して命
令実行の順序制御、及びプログラムに関連する計
算機システムの状態表示を行うプログラム状態語
（program status word：以下PSWという）に設
けられた保護キイと照合することによつて、当該
ブロツクへのアクセスを許可又は禁止すると共
に、アクセスを許可した場合には当該ブロツクへ
のアクセスが読出しか格納かの別をKSに記憶す
る方式である。
CPUのプログラム処理の高速化を図るため、
プログラム及びオペランドを、処理に先行して
MSから高速なバツフアメモリに転送しておいて
使用する、所謂バツフアメモリ方式が広く用いら
れているが、本発明に成るキイバツフアストレー
ジ（以下KBSという）も同様に、KSのキイデー
タの中、使用される可能性の比較的高いデータを
バツフアに保持しておくことにより、CPUの記
憶保護処理を高速に実行させることを可能にする
ものである。
プログラム及びオペランドを、処理に先行して
MSから高速なバツフアメモリに転送しておいて
使用する、所謂バツフアメモリ方式が広く用いら
れているが、本発明に成るキイバツフアストレー
ジ（以下KBSという）も同様に、KSのキイデー
タの中、使用される可能性の比較的高いデータを
バツフアに保持しておくことにより、CPUの記
憶保護処理を高速に実行させることを可能にする
ものである。
(c) 従来技術と問題点
以下、KBSから読出されたデータにエラーが
検出された場合のエラーの修正方法の一例は、デ
ータに付加したエラー訂正用の冗長符号
（errorcorrecting code：以下ECCという）によ
つて訂正する方法であるが、１語当りのビツト数
が少ない場合はECCに要するビツト数の割合が
大きく、高速で高価なメモリ素子及び訂正回路を
多量に必要として不経済であるのみならず、訂正
に時間を要するのでマシンサイクルが長くなり
CPUの処理能力の低下を来すという問題点があ
つた。他の例は、MSの複数ブロツク分のキイデ
ータを記憶するKBSと、その写しを記憶する代
替用のKBSとを別々のメモリ素子で構成し、エ
ラー発生時に切替えて使用する方法であるが、こ
の場合も二重化構成とすることによりメモリ素子
及び周辺回路が増加するという問題点があつた。
検出された場合のエラーの修正方法の一例は、デ
ータに付加したエラー訂正用の冗長符号
（errorcorrecting code：以下ECCという）によ
つて訂正する方法であるが、１語当りのビツト数
が少ない場合はECCに要するビツト数の割合が
大きく、高速で高価なメモリ素子及び訂正回路を
多量に必要として不経済であるのみならず、訂正
に時間を要するのでマシンサイクルが長くなり
CPUの処理能力の低下を来すという問題点があ
つた。他の例は、MSの複数ブロツク分のキイデ
ータを記憶するKBSと、その写しを記憶する代
替用のKBSとを別々のメモリ素子で構成し、エ
ラー発生時に切替えて使用する方法であるが、こ
の場合も二重化構成とすることによりメモリ素子
及び周辺回路が増加するという問題点があつた。
(d) 発明の目的
上述の問題点に鑑み、本発明は、メモリ素子数
を減少して、高速かつ効率的なKBSを実現する
ことを目的とする。
を減少して、高速かつ効率的なKBSを実現する
ことを目的とする。
(e) 発明の構成
主記憶装置の所定容量ブロツクに対応してアク
セスの制御情報及び実行されたアクセスの種類情
報を記憶するキイインストレージと、その一部を
中央処理装置に対して緩衝記憶するキイバツフア
ストレージとを有し、主記憶装置へのアクセス時
に該キイバツフアストレージを読出してアクセス
の制御及び記録を行う装置において、前記キイイ
ンストレージからのアクセスの制御及び種類情報
に誤り制御ビツトを付加してアドレスの深さ方向
に下位及び上位領域に２分割された領域に２重に
記憶すると共に、主記憶装置へのアクセス時に対
応する該下位領域からアクセスの制御及び種類情
報を読出す前記キイバツフアストレージと、前記
アクセス時にアクセスの種類に従つて該下位領域
のアクセスの種類情報を更新する手段と、前記ア
クセス時に読出しエラーが検出されたとき前記誤
り制御ビツト及び対応する上位領域の内容に基い
てエラーを訂正し該下位領域に格納してエラーを
訂正する手段とを設け、主記憶装置へのアクセス
の制御及び記憶を行うことを特徴とするキイバツ
フアストレージであつて、本発明により前述の目
的は十分達成される。
セスの制御情報及び実行されたアクセスの種類情
報を記憶するキイインストレージと、その一部を
中央処理装置に対して緩衝記憶するキイバツフア
ストレージとを有し、主記憶装置へのアクセス時
に該キイバツフアストレージを読出してアクセス
の制御及び記録を行う装置において、前記キイイ
ンストレージからのアクセスの制御及び種類情報
に誤り制御ビツトを付加してアドレスの深さ方向
に下位及び上位領域に２分割された領域に２重に
記憶すると共に、主記憶装置へのアクセス時に対
応する該下位領域からアクセスの制御及び種類情
報を読出す前記キイバツフアストレージと、前記
アクセス時にアクセスの種類に従つて該下位領域
のアクセスの種類情報を更新する手段と、前記ア
クセス時に読出しエラーが検出されたとき前記誤
り制御ビツト及び対応する上位領域の内容に基い
てエラーを訂正し該下位領域に格納してエラーを
訂正する手段とを設け、主記憶装置へのアクセス
の制御及び記憶を行うことを特徴とするキイバツ
フアストレージであつて、本発明により前述の目
的は十分達成される。
(f) 発明の実施例
第１図はメモリ素子に対するKBSの二重化の
構成例図、第２図はKBSのデータ構成例図、第
３図は本発明の実施例を示すブロツク図である。
構成例図、第２図はKBSのデータ構成例図、第
３図は本発明の実施例を示すブロツク図である。
第３図において、KS１は図示省略するMSの、
例えば2048バイトのブロツクへのCPUによる侵
害に対する保護（記憶保護）制御を行うキイデー
タを記憶するキイインストレージ（KS）である。
accは図示省略するPSWの保護キイと照合するこ
とによつて当該MSブロツクへのアクセスの許可
又は禁止の判定用に使用され、ｆは当該MSブロ
ツクに対して格納動作に加えて読出し動作に対し
ても記憶保護検査を行うことを指示し、ｒは当該
MSブロツクに対して読出し又は格納なる参照が
行われたことを示し、ｃは格納が行われたことを
示す。
例えば2048バイトのブロツクへのCPUによる侵
害に対する保護（記憶保護）制御を行うキイデー
タを記憶するキイインストレージ（KS）である。
accは図示省略するPSWの保護キイと照合するこ
とによつて当該MSブロツクへのアクセスの許可
又は禁止の判定用に使用され、ｆは当該MSブロ
ツクに対して格納動作に加えて読出し動作に対し
ても記憶保護検査を行うことを指示し、ｒは当該
MSブロツクに対して読出し又は格納なる参照が
行われたことを示し、ｃは格納が行われたことを
示す。
第１図において、KBSは256ワードのランダム
アクセスメモリ（以下RAMという）から構成さ
れ、アドレス０〜127の領域（以下プライマリイ
という）とアドレス128〜255の領域（以下オルタ
ナテイブという）とに２等分され、夫々、128の
キイデータを記憶する。通常はプライマリイが使
用され、オルタナテイブはプライマリイのバツク
アツプ用に使用される。
アクセスメモリ（以下RAMという）から構成さ
れ、アドレス０〜127の領域（以下プライマリイ
という）とアドレス128〜255の領域（以下オルタ
ナテイブという）とに２等分され、夫々、128の
キイデータを記憶する。通常はプライマリイが使
用され、オルタナテイブはプライマリイのバツク
アツプ用に使用される。
第２図はKBSのデータ構成を示し、ADRSは
当該キイデータが記憶されているKSのアドレス
15ビツトの上位８ビツトを記憶し、CPUによつ
て指定されるMSアドレスPA６〜PA１３と照合
することによつて当該キイデータが目的のデータ
か否かの判定に使用される。ACC，Ｆ、及びＲ
はKSのacc，ｆ，ｒに対応する。Ｃ，C′，C″は
KSのｃに対応する誤り訂正コードとし、全“０”
又は“１”にセツトして使用することにより１ビ
ツトの読出しエラー検出時には３ビツトによる多
数決論理により訂正可能とする。KVは本キイデ
ータが有効であることを示す。符号にＰが付され
たビツトは夫々の符号に対するパリテイビツトを
示す。
当該キイデータが記憶されているKSのアドレス
15ビツトの上位８ビツトを記憶し、CPUによつ
て指定されるMSアドレスPA６〜PA１３と照合
することによつて当該キイデータが目的のデータ
か否かの判定に使用される。ACC，Ｆ、及びＲ
はKSのacc，ｆ，ｒに対応する。Ｃ，C′，C″は
KSのｃに対応する誤り訂正コードとし、全“０”
又は“１”にセツトして使用することにより１ビ
ツトの読出しエラー検出時には３ビツトによる多
数決論理により訂正可能とする。KVは本キイデ
ータが有効であることを示す。符号にＰが付され
たビツトは夫々の符号に対するパリテイビツトを
示す。
また、第３図において、KS１は前述のデータ
構成を有する32K（Ｋ＝1024）語のメモリであつ
て、CPUによつて指定されるMSアドレスPA６
（MSB）〜PA３１（LSB）の中のPA６〜PA２
０によつてアドレス指定される。KBS２は256ビ
ツト容量のRAMから構成され、夫々、128語の
キイデータを記憶するプライマリイ（PRMと略
する）とオルタナテイブ（ALTと略する）に２
分割され、１ビツトのラツチＬによつてPRM又
はALTが選択されると共に、CPUがMSを指定
するアドレスのPA１４〜PA２０によつて１語の
キイデータが指定される。キイバツフアレジスタ
（以下KBRという）４は、KBS２の同様のデー
タ構成を有し、KBS２から読出されたデータ、
KBS２に書込むデータ等の保持を行う。従つて、 KSからキイデータをKBS２にロードすると
き：PA６〜PA２０によつてアドレス指定され
て読出されたKSのキイデータは、acc，ｆ及び
ｒはそのまま、ｃは３ビツトに拡張され、各パ
リテイビツトを付加してKBR４の対応するビ
ツト位置にセツトされる。またアドレスPA６
〜PA１３もパリテイビツトを付加して同様に
KBR４にセツトされ、然る後、ラツチＬ及び
PA１４〜PA２０によつてアドレス指定し、か
つラツチＬを０、次に１に切替えることによつ
てKBS２のPRM及びALTの両領域に格納す
る。
構成を有する32K（Ｋ＝1024）語のメモリであつ
て、CPUによつて指定されるMSアドレスPA６
（MSB）〜PA３１（LSB）の中のPA６〜PA２
０によつてアドレス指定される。KBS２は256ビ
ツト容量のRAMから構成され、夫々、128語の
キイデータを記憶するプライマリイ（PRMと略
する）とオルタナテイブ（ALTと略する）に２
分割され、１ビツトのラツチＬによつてPRM又
はALTが選択されると共に、CPUがMSを指定
するアドレスのPA１４〜PA２０によつて１語の
キイデータが指定される。キイバツフアレジスタ
（以下KBRという）４は、KBS２の同様のデー
タ構成を有し、KBS２から読出されたデータ、
KBS２に書込むデータ等の保持を行う。従つて、 KSからキイデータをKBS２にロードすると
き：PA６〜PA２０によつてアドレス指定され
て読出されたKSのキイデータは、acc，ｆ及び
ｒはそのまま、ｃは３ビツトに拡張され、各パ
リテイビツトを付加してKBR４の対応するビ
ツト位置にセツトされる。またアドレスPA６
〜PA１３もパリテイビツトを付加して同様に
KBR４にセツトされ、然る後、ラツチＬ及び
PA１４〜PA２０によつてアドレス指定し、か
つラツチＬを０、次に１に切替えることによつ
てKBS２のPRM及びALTの両領域に格納す
る。
CPUによるMSブロツクへのアクセスに伴つ
てKBS２からキイデータを読出す通常動作時
は：ラツチＬを０としてPRMの、PA１４〜
PA２０によつて指定されるアドレスからキイ
データを読出してKBR４にセツトすると共に、
読出されたADRS部とCPUが指定するMSアド
レスPA６〜PA１３とを比較回路（以下
COMPという）３によつて照合し、一致した
ときは当該キイデータが目的とするデータであ
るとしてKBR４から図示省略する記憶保護検
査部に出力して記憶保護検査を行う。またMS
参照の有無及び種類（読出し又は格納）に従つ
てアツプデート回路５によりＲ，Ｃ，C′，
C″をKBR４上で更新してPRMの元の位置に格
納する。前記照合により不一致のときは目的の
キイデータがKBS２に存在しないことを示し、
KBR４のACC，Ｆ，Ｒ及びＣをPA１４〜PA
２０の上位にADRSの値を付して構成されるア
ドレスで指定されるKS１の記憶位置へ格納し
て追出すと共に、アドレスPA６〜PA２０で指
定されるKS１の記憶位置からキイデータを読
出し、以降はと同様にしてKBS２のPRM及
びALTの両方の領域に格納する。
てKBS２からキイデータを読出す通常動作時
は：ラツチＬを０としてPRMの、PA１４〜
PA２０によつて指定されるアドレスからキイ
データを読出してKBR４にセツトすると共に、
読出されたADRS部とCPUが指定するMSアド
レスPA６〜PA１３とを比較回路（以下
COMPという）３によつて照合し、一致した
ときは当該キイデータが目的とするデータであ
るとしてKBR４から図示省略する記憶保護検
査部に出力して記憶保護検査を行う。またMS
参照の有無及び種類（読出し又は格納）に従つ
てアツプデート回路５によりＲ，Ｃ，C′，
C″をKBR４上で更新してPRMの元の位置に格
納する。前記照合により不一致のときは目的の
キイデータがKBS２に存在しないことを示し、
KBR４のACC，Ｆ，Ｒ及びＣをPA１４〜PA
２０の上位にADRSの値を付して構成されるア
ドレスで指定されるKS１の記憶位置へ格納し
て追出すと共に、アドレスPA６〜PA２０で指
定されるKS１の記憶位置からキイデータを読
出し、以降はと同様にしてKBS２のPRM及
びALTの両方の領域に格納する。
前記の読出し動作において、パリテイチエ
ツク回路（以下PCという）６によつてエラー
が検出されたとき：ラツチＬを０から１に切替
えて代わりにALT側の対応する記憶位置から
キイデータをKBR４に読出して記憶保護検査
部へ出力する。次に訂正部７は、ADRS，
ACC及びＦはALTから読出されたデータを、
Ｒは（当然MSへの参照があつたとして）１
を、またＣ，C′及びC″は先にPRMから読出し
たデータから多数決論理により訂正した値を
PRMの元の位置に格納することによつてエラ
ーを修復する。
ツク回路（以下PCという）６によつてエラー
が検出されたとき：ラツチＬを０から１に切替
えて代わりにALT側の対応する記憶位置から
キイデータをKBR４に読出して記憶保護検査
部へ出力する。次に訂正部７は、ADRS，
ACC及びＦはALTから読出されたデータを、
Ｒは（当然MSへの参照があつたとして）１
を、またＣ，C′及びC″は先にPRMから読出し
たデータから多数決論理により訂正した値を
PRMの元の位置に格納することによつてエラ
ーを修復する。
(g) 発明の効果
以上説明したように本発明によれば、バツクア
ツプ用に設けたオルタナテイブ及びMS参照によ
り更新されるアクセス種別データ部に付加された
誤り訂正コードによつてエラーデータを修復する
ことができるので、通常動作におけるKBS読出
し時にはプライマリイのみを使用して処理可能と
なり、記憶保護及びアクセス種別データの更新処
理を高速に実行することができる。またメモリ素
子をアドレスの深さ方向に分割して使用するので
メモリ素子及び周辺回路が半減され、本発明によ
り低コストで効率の良いキイバツフアストレージ
を実現することができるという効果がある。
ツプ用に設けたオルタナテイブ及びMS参照によ
り更新されるアクセス種別データ部に付加された
誤り訂正コードによつてエラーデータを修復する
ことができるので、通常動作におけるKBS読出
し時にはプライマリイのみを使用して処理可能と
なり、記憶保護及びアクセス種別データの更新処
理を高速に実行することができる。またメモリ素
子をアドレスの深さ方向に分割して使用するので
メモリ素子及び周辺回路が半減され、本発明によ
り低コストで効率の良いキイバツフアストレージ
を実現することができるという効果がある。
第１図はメモリ素子に対するKBSの二重化の
構成例図、第２図はKBSのデータ構成例図、第
３図は本発明の実施例を示すブロツク図である。 第３図において、１はキイインストレージ、２
はキイバツフアストレージ、３は比較回路、４は
キイバツフアレジスタ、５はアツプデート回路、
６はパリテイチエツク回路、７は訂正部、Ｌはラ
ツチを示す。
構成例図、第２図はKBSのデータ構成例図、第
３図は本発明の実施例を示すブロツク図である。 第３図において、１はキイインストレージ、２
はキイバツフアストレージ、３は比較回路、４は
キイバツフアレジスタ、５はアツプデート回路、
６はパリテイチエツク回路、７は訂正部、Ｌはラ
ツチを示す。
Claims (1)
- 【特許請求の範囲】 １ 主記憶装置の所定容量ブロツクに対応してア
クセスの制御情報及び実行されたアクセスの種類
情報を記憶するキイインストレージと、その一部
を中央処理装置に対して緩衝記憶するキイバツフ
アストレージとを有し、主記憶装置へのアクセス
時に該キイバツフアストレージを読出してアクセ
スの制御及び記録を行う装置において、 前記キイインストレージからのアクセスの制御
及び種類情報に誤り制御ビツトを付加してアドレ
スの深さ方向に下位及び上位領域に２分割された
領域に２重に記憶すると共に、主記憶装置へのア
クセス時に対応する該下位領域からアクセスの制
御及び種類情報を読出す前記キイバツフアストレ
ージと、 前記アクセス時にアクセスの種類に従つて該下
位領域のアクセスの種類情報を更新する手段と、 前記アクセス時に読出しエラーが検出されたと
き前記誤り制御ビツト及び対応する上位領域の内
容に基いてエラーを訂正し該下位領域に格納して
エラーを訂正する手段とを設け、 主記憶装置へのアクセスの制御及び記録を行う
ことを特徴とするキイバツフアストレージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211201A JPS60103465A (ja) | 1983-11-10 | 1983-11-10 | キイバツフアストレ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211201A JPS60103465A (ja) | 1983-11-10 | 1983-11-10 | キイバツフアストレ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103465A JPS60103465A (ja) | 1985-06-07 |
| JPH029372B2 true JPH029372B2 (ja) | 1990-03-01 |
Family
ID=16602034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211201A Granted JPS60103465A (ja) | 1983-11-10 | 1983-11-10 | キイバツフアストレ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103465A (ja) |
-
1983
- 1983-11-10 JP JP58211201A patent/JPS60103465A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60103465A (ja) | 1985-06-07 |
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