JPS58185094A

JPS58185094A - 半導体集積回路

Info

Publication number: JPS58185094A
Application number: JP57068922A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘; Masamichi Asano; 正通浅野
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-04-24
Filing date: 1982-04-24
Publication date: 1983-10-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は浮遊ゲート構造を有するＭＯＳＦＥＴをメモ
リセルとして用いて構成された不揮発性半導体メモリ装
置に使用して敞適な半導体集積回路に関する。

〔発明の技術的背責〕

浮遊ゲート構造を有するＭＯＳＦＥＴをメモリセルとし
て用いて構成される不揮発性メモリ装置においては、そ
のメモリセルへのデータの誉き込みは浮遊ゲートに電子
を注入することによってなされる。この電子注入の際に
は辿択されたメモリセルのドレイン、ゲートにたとえば
２０〜２５ポルトの高電圧が印加される。この結果、メ
モリセルに電流が流れ、ドレイン近傍で生じるインパク
ト・アイオナイゼイションにより電子、正孔対が発生す
る。このうち、電子を浮遊ゲートに注入してデータの書
き込みを行なう、このとき、正孔の一部が半導体基板−
に凍れるために基板電位が上昇する。このため書き込み
が行表われる選択されたメモリセルの近くの半導体基板
の電位は、メモリセルのソース−電位より＾くなること
がある。このため、フィールドリータ電涜が障れたり、
パンチスルー現象が起り易くなったりして、ＭＯＳＦＥ
Ｔの特性が劣化する間融がある。

ところで、ＭＯＳＦＥＴにおけるパンチスルーｍｓはよ
く知られているように、そのゲート電圧がしきい電圧Ｖ
丁Ｈ以下でもドレイン電圧を大きくしてい（とドレイン
、ソース間に電流が障れる現象である。このような現象
はＭ０８ＦＲＴのチャネル長が短かくなるほど、低いド
レイン電圧で生じ、ＭＯ８ＰＥＴのショートチャネル効
果と合わせて生じる。浮遊ゲート構造を持つＭＯ８ＦＷ
Ｔをメモリセルとする不揮発性半導体メモリ装置におい
ては、データ書き込み時にそのドレインに高電圧が印加
される。このようなメモリ装置においては、各メモリセ
ルは行、列方向にマ）　ＩＪクス状に配列され、列方向
に配列された複数のメモリセルのドレインは対応する列
線に共通接続され、行方向に配列された複数のメモリセ
ルのゲートは対応する行脚に共通に接続される。このう
ち、選択されたメモリセルのゲート、ドレインにはたと
えば２５ボルト程度の高い電圧が印加され、データの書
き込みが行なわれる。このとき、同一タ（ｊ線にはゲー
ト電位が０ボルトの非選択のメモリセルのドレインが共
通接続されている。このため、パンチスルー、ショート
チャネル効果等により、チャネル長が雉かくなるにつれ
、ゲートがＯボルトのメモリセルにも電流が甜れてドレ
イン電圧が低下する。この結果、書き込み時間が長くか
かったり、あるいは充分な書き込みが行なえないことが
ある。このような理由により、従来のメモリセルではチ
ヤネル長をあまり短かくできず、メモリセルの微細化は
充分ではない。

一般にパンチスルー現象が出現するドレイン電圧は、バ
ンクゲートバイアスの印加により上昇することが知られ
ている。このだめの一つの方法が特−昭５４−１１００
５７＠明細書に開示されている。これは、メモリセルの
ソースとアース間に抵抗を接続し、＊き込み時にメモリ
セルに電流が流れた結果、この抵抗の両端に生じる電位
差によりメモリセルのソースを基板あるいはアース電位
より上昇させる方法である。

しかしながら、このようなメモリ装置では、たとえば８
ビツト出力を持つ場合、８ビツトを同時に書き込む必要
があり、上記抵抗は各ビットに１個ずつ設けられるから
、合計８個の抵抗が必要になる。すなわち、８ビツトす
べて書き込まれる場合もあれば、その中の２ビツトのみ
に書き込みが行なわれる場合もある。もし８ビツトに対
して１個の抵抗を共用しようとすると、薔き込みメモリ
セルの数によりこの抵抗に流れる電流の大きさが異なり
、それに伴ってメモリセルのソース電位が変化してしま
う。

このような◆情に基づいて本発明者らはさらに、書き込
みメモリセルの数Ｋかかわらずに常にソース電位を一定
に保ち得、これにより安定な書き込みを行ない得るよう
にした不揮発性半墳体メモリを提案した。このメモリ装
置は特鵬昭５６−３８５６３号明細書に開示されていて
、メモリセルの共通ソース端とアースとの間に１個のＭ
Ｏ８ＦＢＴを接続し、このＭＯ８ＦＥＴの導通抵抗を制
御して、書き込みメモリセルの数にかかわらず常に共通
ソース端電位が一定になるようにしてこの目的を達成し
ている。

以下、第１図によってこのメモリ装置を説明する。第１
図において、行、タリ方向に複数個配列されたメモリセ
ルＭ。、・・・’ｌｎｅＭｌｌｓ・・・Ｍ　＠　ｎ、　
−Ｍｍｔ　＊°”Ｍｍｎによってメモリセルマトリクス
が形成される。列方向に配タリされたメモリセルＭ８８
．・・・Ｍ　ｍ　１のドレインは共通に夕１」−Ｃ１に
接続され、メモリセルＭ、ｎ、・・・Ｍｍｎ　　のドレ
インは共通に夕＋３　融Ｏｎ　Ｋ　接続される。列線０
８．・・・Ｏｔ＋の一端はそれぞれ列線毎に対応して投
けられたＭ　０８　Ｆ　Ｂ　Ｔ　Ｇ　１　　、　・・・
Ｇ　ｎのソースに接続され、ＭＯ８ＦｉｉｉＴＧ、、−
・・Ｏｎのドレインはセンスアンプに接続される。ＭＯ
８ＦＭＴＧ、、・・・Ｏｎのゲートには列デコーダ２０
からの列選択出力が与えられる。

行方肉に配列されたメモリセルＭ、１．・・・Ｍ、ＩＩ
のゲートは共通に行騙８８に接続され、同様にメモリセ
ルＭ□、・・・Ｍ、ｎのゲー）ｆｌ共通に行−Ｒ，に接
続され、メモリセｋ　Ｍｍｔ　＊　””　Ｍｍｎ（Ｄゲ
ートは共通に行１１　Ｒｍ　ｆＣ接続される０行−Ｒｌ
ｓ・・・ＲｍＫＦｉ行デコーダ３Ｑからの行選択出力が
それぞれ印加される。各メモリセルのソースはすべて共
通に接続され、この共通ソース電位ｖｍ寧はソース電位
制御回路４ｏによって制御される。

ソース電位制御回路４ｏにおいて、電源ｖ。

、■８間に直列に接続された抵抗Ｖａ、。

ＶＲ，でなる回路は、これら向抵抗の直列接続点である
ノードＮ１に、ＭＯ８ＦＥＴｊのゲートに与えるための
一定電位を発生させるためのものである。このＭＯ８Ｆ
ＷＴＪｉｊメモリセルマトリクス中のメモリセルと同等
の構造および特性を持つものである。ここで、電源ＶＯ
ｔｉ５ボルト、ｖＳはＯボルトに設定されている。

Ｍ０８ＦＥＴＪのドレインと２０ボルトに設定されてい
る電源Ｖ’Ｐとの間にＦｉ２個の工ンノ１ンスメントモ
ードのＭ０８ＦＩＴＩ　、ｊが直タリに接続される。上
記−Ｍ０８ＦＲＴＪ、Ｊはそれぞれ、データ書き込み用
の負ｉＲＭ０８ＦＥＴ（図示せず）および列選択用のＭ
Ｏ８ＦＥＴＧ１　、・・・Ｇｎに相当する特性を持つも
ので、ＭＯ８ＦＢＴ１　、Ｊのゲートを１１源ｖｐＫ接
軟して、寮際の選択列機上のメモリセルのドレイン電圧
と同様の′電圧がＭＯ８ＦＢＴＪＫ印加される。したが
って、パンチスルーあるいはショートチャネル効果等の
ため、ＭＯ８ｆ’ＥＴＪのソース側のノードＮ２には所
定の電位が現われる。このノードＮ２の゛電位は、ノー
ドＮ１の″電位の影響を受けるため、ノードＮ１の電位
は非選択のメモリセルと同様に、行線の′″０″０″レ
ベルくするのが望ましい。

上記ノードＮ２はＭＯ８ＦＥＴ５のゲートに／接続される。このＭＯ８ＰＢＴ５はしきい゛電圧Ｖテ鼠
がＯボルト近辺に設定されている。このため、共通リー
ス電位ｖ８木がノードＮ２の°電位と等しくなるまでは
、電位■８本とノードＮ３の゛電位とは同じである。こ
のノードＮ３はＭＯ８ＦＥＴ５のドレインと電源ｖＯと
の間に接続されたディプレッションモードのＭＯ８Ｆ　
Ｆｉ　Ｔ　、４とＭＯ８ＦｌｉｊＴｊとの接続点である
。

ＭＯ８ＦＥＴ＃のソースと電源ｖＳすなわち了−スとの
間にはさらにエンノーンスメントモードのＭＯ８Ｆ！！
Ｔ＃が接続される。そしてＭＯ８ＹＢ１４．ｉのゲート
はノードＮ３に接続される。共通ソース電位ｖＳ＊は上
記ＭＯ８ＦＦｔＴ５．６の接続点に印加されるようにな
っている。

今、書き込み動作に伴って、メモリセルから電流が隠れ
てソース電位ｖＳ本が上昇すると、ＭＯ８ＦＥＴ５の存
在によってノードＮ３の電位は急激に上昇する。このた
め、ＭＯ８ＦＷＴ６０オン抵抗が減少し、ソース゛鑵位
ｖＳ本の上昇は最小に抑えられる。このソース電位制御
回路４０のソース電位ｖｓ本と流入する電流の関係が第
２図に示されている。鮪２図に示すようにａｌｌ流が１
　ｍ　Ａ〜１０ｍＡの範囲で、電位ｖｓ木は０．０６ボ
ルトの幅しか持たない。１つの非選択メモリセルに流れ
込む電ｆＲｕ　１　ｍ人〜２ｍＡであるため、この第２
図に示したような電圧、電流特性を持っていれば、メモ
リセルが４個以内ならばいくつのメモリセルに書き込み
が行なわれてもソース電位ｖＳ＊は安定に保持される。

また、メモリセルがパンチスルーし易い状態になってい
るときは、ソース電位ｖＳ＊を上げればよいが、第２図
（Ｂｌに示されているように、ノードＮ２の電位がα９
ポルトよりも高いときは、０．７ボルトのとき囚より電
位ｖＳ本も爾くなり、メモリセルの状態に応じて電位■
８木も変化する・第３図は第１図の回路中のノードＮＪ、ＮＪの電位とメ
モリセルのソース電位ｖｓ、１との関係を示す、第３図
で、実線は前記ノードＮ１の電位がα３ボルトのとき、
破ｆ＃Ｍは０．１ボルトのときを示す、第３内により、
ソース電位ｖｓ３のわずかな変化でノードＮ３の電位が
急激に変化しているのが分る。このため、第２図のよう
に電流値も急激に変わる。

〔背景技術の間融点〕しかしながら無１図回路のソース電位制机回路４０にお
いて、ＭＯ８ＦｍＴ２のソースに発生する電位、すなわ
ちメモリセルと同等のＭＯ８ＦＩＴＪのドレインに印加
される電位は、実際のメモリセルのドレインに印加され
る電位よりも高くなってしまう。これに、メモリセルに
おいてはデータ書き込み時の１１流が流れるため、メモ
リセルのドレイン電位は負荷ＭＯ８ＦＩＳＴおよび列選
択用のＭＯＳＦＥＴとメモリセルの４通抵抗比□・で決
まる値となるためである。

このためソース電位制御回路４０のノードＮ２に発生す
る電位は、メモリセルのパンチスルー１防ぐためのソー
ス電位としては制すぎる値となる。したがって、７８本
の電位は、メモリセルに与えるソース電位としては最適
値でにない。

なぜなら、メモリセルでのデータ書き込み時には、メモ
リセルのドレイン、ソース間の電位差は大きい程好まし
い。したがって、ｖｓｌの電位は、メモリセルのパンチ
スルーを防ぐに必要最小限の値であることが望ましい。

〔発明の目的〕

したがって、この発明の目的とするところは、不揮発性
半導体メモリ装置内のメモリセルのソースに最適な電位
を与えることができる半導体集積回路を提供することに
ある。

〔発明の概要〕

この発明による半導体集積回路は、浮遊ゲート構造を持
つＭＯＳＦＥＴをメモリセルとして用いて構成された不
揮発性半導体メモリ装置において、メモリセルとして用
いられるＭＯＳＦＥＴのソースにエンハンスメントモー
ドの菖ｌ０Ｍ０８ＦＥＴの）”レインを接続し、この第
１のＭＯＳＦＥＴのソースを接地し、しきい値が０ボル
ト近辺の第２０Ｍ０８ＦＥＴのソースをａｌｌのＭＯ８
ＦｇＴのドレインに接続し、この第２のＭＯＳＦＥＴの
ドレインとギ源との間に抵糺として作用する第３のＭＯ
８Ｆ　Ｅ　Ｔを接続し、第３のＭＯＳＦＥＴのソース、
ゲートの接続点を第１のＭＯ８ＰＩＢＴのゲートに接続
し、メモリセルとして用いられるＭＯ８ＦＥＴと同等の
特性を持つ第４のＭＯＳＦＥＴのソースを第２のＭＯ８
ＦＷＴのゲートに接続し、バイアス回路からの一定電位
を第４のＭＯＳＦＥＴのゲートに供給し、所定電位と第
４のＭＯＳＦＥＴのドレインとの間にインピーダンス手
段として使用されるディプレッジＭイモードのＭＯＳＦ
ＥＴを挿入したものであり、上記インピーダンス手段と
して使用されるＭＯＳＦＥＴで電圧降下を生じせしめて
第４のＭＯＳＦＥＴのドレイン電位を従来よりも下げる
ようにしたものである。

〔発明の実施例〕

以下、図面を参照してこの発明の一実施例を説明する。

第４図はこの発明の一実施例の構成を示す回路図である
。この回路は、前記第１図に示すソース電位制卸回路４
００Ｍ０ｆ９ＦｌａＴ３のドレインとＭＯ８ＦＥＴＪの
ソースとの間ＶＣ、インピーダンス手段としてのディプ
レッションモードのＭＯ８ＦＩＴｒを挿入するようにし
たものであり、このＭＯ８ＦＥＴ７のゲートはＭＯＳ　
ＦＩＴ　Ｊのドレイン電位続される。

このようなｍ成において、ＭＯ８ＦＢＴ７のインピーダ
ンスを設定することによってこのＭＯＳ　ＦＥＴ　７で
電圧降下を生じさせることにより、ＭＯ８ＦｇＴＪのド
レイン電位を実際のメモリセルのドレインと同じ電位に
設定することができる。この結果、メモリセルのソース
に与えられる電位ｖＳ＊はメモリセルのパンチスルーを
防ぐために最適な最小の値となり、メモリセルでのデー
タ書き込み時に、メモリセルのドレイン、ソース間の゛
電位差を大きくすることができる。

第５図はこの発明の他の実施例の栴戚を示す回路図であ
る。この実施例回路では前記抵抗ＶＲ，，ＶＲ，による
バイアス回路の代りに、ノードＮ２とアースとの間に２
個のディプレッジ１ンモードのＭＯ８Ｆ）ｉｉＴ＆　、
９を直列接続し、これら両ＭＯ８ＦＲＴＪｉ　、９の直
列接続点であるノードＮ４をＭＯＳ　ＦＥＴ　！　’の
ゲートに接続するようにしたものである。また前記ＭＯ
８ＦＥＴＪの代りに設けられているＭＯ８ＦＩＴＪ’は
、浮遊ゲート構造を持つ複数のＭＯ８ＦＩＴが並列ｉ＃
続されて構成されている。

上記ＭＯ８ＦＩＴＪ’のドレインにはインピーダンス手
段としてのディプレッションモードのＭＯ８Ｆｌ！７７
のソース、ゲートが接続され、このＭＯ８Ｆｍ！Ｔ７の
ドレインには前記ＭＯ８ＦＢＴｊまたＦｉｌに相当する
エンハンスメントモードのＭＯ８ＦＦｊＴＪｏのソース
が接続される。上ＩＣＭＯ８Ｆ’ＥＴのドレイン、ゲー
トには前記ＭＯ８ＦｇＴＪまたは２に相当するエンハン
スメントモードのＭ０８ＦＲＴＭＪのソースが接続され
る。上記ＭＯ８ＦＢＴＪＪのドレインは電源ＶＰよりも
高い電源ＶＨに接続され、ゲートにはメモリセルにおい
てデータを書き込むときにｖｐよりも高い電位と々る信
号Ｈが寿えられるようになっている。そしてノードＮ２
の電位は、上記実施例と同様にＭＯ８ＦｇＴｊのゲート
に与えられる。

このような構成でなる回路では、信号Ｈが与えられたと
き、すなわちメモリセルにデータが書き込まれるときに
のみ動作し、また、上記実施例と同様にＭＯ８ＦＲＴｒ
のインピーダンスを設定することによってこのＭＯ８Ｆ
ＥＴ７で電圧降下を生じさせることにより、ＭＯ８ＦＥ
Ｔ３”のドレイン電位を実際のメモリセルのドレインと
同じ電位に設定することができる。したがって、メモリ
セルのソースに与えられる電位ｖＳ本はメモリセルのパ
ンチスルーを防りタめにｊ＆迩な最小の値となり、メモ
リセルでのデータ簀き込み時に、メモリセルのドレイン
、ソース間の′鑞位差を大きくすることができる。

またメモリセルと同等のＭＯＳ　ＦＩＴ　３　’は複数
のＭＯ８ＦＩＢＴを並列接続することによって構成され
ているため、パンチスルーの電障が多く取れ、ノイズに
対して強固となっている。

さらに２個のＭＯ８ＦＥＴ＆、９がノードＮ２と了−ス
との間に設けられ、これによりＭＯ８ＦＥＴ！”、８．
＃には常時電流が流れるようになるため、ノードＮ２の
電位がノイズ等によって上昇したとしても、ＭＯ８Ｆｉ
！Ｔ＃　、９を介して放電され、ノードＮ、の電位を安
定に保つことができる。

第６図はメモリセルのデータ書き込み制御信号Ｗｔｌ−
用いて上記信号Ｈを得るための回路の一例を示すもので
、電圧外圧回路１２が用いられている。

亀７図はこの発明のさらに他の実施例の構成を承す回路
図である。この実施例回路ではＭＯＳ　ＦｉｉｉＴ　Ｉ
　Ｊのゲートに与える僅号Ｈを、ＶＨとｖ８との間に直
列押入されたディプレッションモードのＭＯ８ＦＥＴＪ
ＪとエンハンスメントモードのＭＯ８ＦｌｉｉＴＭ４と
からなるＥ／Ｄインバータの出力として得るようにした
ものであ′す、この実施例回路の場合には前記ＭＯ８Ｆ
ＥＴ７１７Ｆｉ不必要となる。

〔発明の効果〕

このようにこの発明によれば、不揮発性半導体メモリ＃
ｃＩＩｉ内のメモリセルのソースに鰻適な電位を与える
ことができる半導体集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の途中の過程で考えられた不揮発性半
導体メモリ装置の構成を示す回路図、第２図および第３
図はそれぞれメモリセルを流れる１１蹄および縞１図中
の２つのノードＮＪ。Ｎ３の電位とメモリセルのソース電位ｖ８オとの厚１係
を示す図、第４図はこの発明の一笑施例の構成を示す回
路図、第５図はこの開明の他の実施例の構成を示す回路
図、ＷＪ６図は第５図回路に用いられる信号Ｈを得るた
めの回路の回路図、第７図はこの弁明のさらに他の実施
例の構成を示す回路図である。Ｍｌｌ、・・・Ｍｍｎ・・・メモリセル、Ｃ１、・・・
Ｏｎ・・・列線、Ｒ８・・・Ｒｍ・・・行線、Ｇ１　、
・・・Ｇｎ・・・列選択トランジスタ、２０・・・列デ
コーダ、３Ｑ・・・行デコーダ、４０・・・ソース電位
制御回路、ＶＲ。、Ｖａ、・・・抵抗、Ｎ１〜Ｎ４・・・メート、１〜１
１．１３．１４・・・ＭＯ８ＦＥＴ、１２・・・電圧昇
圧回路。出−人代珈人　弁理士　鈴　江　賦　彦１！ ■Ｓ第１図Ｈ ■Ｓ

Claims

【特許請求の範囲】

（１）浮遊ゲート構造を持つＭＯＳＦＥＴをメモリセル
として用いて構成された不揮発性メモリ装置において、
前記メモリセルとして用いられるＭＯＳＦＥＴのソース
にドレインが接続されソースが接地される第１のＭ　Ｏ
８ＦＥＴと、このａｇｌのＭＯＳＦＥＴのドレインにソ
ースが接続された第２のＭＯＳＦＥＴと、この第２のＭ
ＯＳＦＥＴのドレインと＃諒間に接続された抵抗手段と
、前記第２０Ｍ０８ＦＥＴのドレインを上Ｖ第１のＭＯ
ＳＦＥＴのゲートに接続する手段と、ソースが上記第２
のＭＯＳＦＥＴのゲー　トに接続され前記メモリセルと
して用いられるＭＯ８ＦＩ？Ｔと同等の特性を持つ第３
のＭ０８ＦＩａＴと、このＩＫ３のＭＯ８Ｆ　ＲＴのゲ
ートを一定電位に設尾するためのバイアス回路と、上記
琳３のＭＯ８ＰＭ’ｌ’のドレインと所定電位との間に
挿入されるインピーダンス手段とを具備したことを特徴
とする半導体集積回路。
（２）　　前記インピーダンス手段がディプレッション
モードのＭＯ８ＦＩＴである特許請求の範囲第１積に記
載の半導体集積回路。
（３）前記第２のＭＯＩｉＦＥＴのしきい電圧が略０ボ
ルトに設定されている特許請求の範囲第１項に記載の半
導体集積回路。
（４）前記バイアス回路は前記第３のＭＯＳＦＥＴのソ
ースと接地との間に直列接続された鵬４、第５のディプ
レッションモードのＭ　Ｏ８ＦＮＴによってｍ成され、
前記第３のＭＯ８ＦＲＴのゲートをこの１４４、第５の
ＭＯ８Ｆｌ！ｉＴの直列１１Ｍ点に接続するようにした
特許請求の範囲第１項に記載の半導体集積回路。
（５）　　前記第３のＭＯＳＦＥＴおよびインピーダン
ス手段に対して直列接続され前記メモリセルにデータを
誉き込む際にオンする第６のＭＯ８ＦｇＴをさらに儂え
た特許請求の範囲第１項に記載の半導体集積回路。
（６）前記第３のＭＯ８ＦＥＴＦｉ複数のＭＯＳＦＥＴ
が並列接続されて構成されている特許請求の範囲第１項
に記載の半導体集積回路。