JPS5929448A - プログラマブル・リ−ド・オンリ−・メモリ− - Google Patents

プログラマブル・リ−ド・オンリ−・メモリ−

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Publication number
JPS5929448A
JPS5929448A JP57139373A JP13937382A JPS5929448A JP S5929448 A JPS5929448 A JP S5929448A JP 57139373 A JP57139373 A JP 57139373A JP 13937382 A JP13937382 A JP 13937382A JP S5929448 A JPS5929448 A JP S5929448A
Authority
JP
Japan
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voltage
memory
line
source
memory cell
Prior art date
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Pending
Application number
JP57139373A
Other languages
English (en)
Inventor
Koichiro Okumura
奥村　孝一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57139373A priority Critical patent/JPS5929448A/ja
Publication of JPS5929448A publication Critical patent/JPS5929448A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電気的に書き込み可能なプログラマブル・リー
ド・オンリー・メモリーに関するものである。
電気的に書き込み可能なプログラマブル・リード・オン
リー・メモリーのメモリーセルとして窒化膜と酸化膜の
界面のトラップを用いたＭＮＯ８構造ツメモリ−セルや
フローディングゲートに電荷を注入するフローティング
構造のメモリーセルなどがあり、また、メモリーセルへ
データを書き込むだめの電荷の注入方法としてアバラン
シェ・ブレークダウンを用いる方法、チャンネルを流れ
る電荷の一部をトラップ又はフローティングゲートに注
入するいわゆるチャンネル注入による方式、また、薄い
絶膜中に強電界を印加してＦｏｗｌｃｒ−Ｎｏｒｄｈｅ
ｉｍ電流によシトラップ又はフローティングゲートに電
荷を注入する方式など種々あるが、本発明は特に、フロ
ーティングゲート構造でチャンネル注入方式のメモリー
セルを用いたプログラマブル・リード・オンリー・メモ
リーについてのデータの冑き込み特性の改良を意図した
ものである。
まず、フローティングゲート構造でチャンネル注入方式
のメモリーセルの構造と特性について説明する。第１図
はフローティイブゲート構造でチャンネル注入方式のメ
モリーセルの断面図である。
Ｐ型のシリコン基板７上に形成されたソース５およびド
レイン６の上面にシリコン酸化膜１を介してフローディ
ングゲート２が形成され、更にフローティングゲート２
の上面にやはシリコン酸化膜４を介してコントロールゲ
ートｌが形成されており、Ｎ型のソース５およびドレイ
ン６から電極３が導出されてＮチャンネルのメモリーセ
ルを構成している。データをνｔき込む時にはドレイン
６とソース５０間に高い電圧を印加し、コントロールゲ
ート１に正の電圧を印加することにより、フローティン
グゲート２の下部のＰ型シリコン基板７の表面にチャン
ネルが生じ、ソース５からドレイン６に向かって電子が
流れるが、その電子の一部をコントロールゲートに印加
された正電圧によりフローティングゲートに注入するこ
とによりコントロールゲート１から見たメモリーセルの
閾値電圧を正方向に移動するものである。従って、デー
タが舛き込まれていないメモリーセルの閾値電圧は低く
、データが書き込まれているメモリーセルの閾値電圧は
高くなっている。データのψ（き込みに必要とする時間
を短かくするためには、多級の電子を効率的にフローテ
ィングゲート２に注入すれば良いが、そのためには、ド
レイン６とソース５の間に印加する電圧を大きくしてや
り、またコントロールゲート１に印加する電圧を高くし
てやる必要がある。特にドレイン６とソース５間の電圧
ハフローディングゲート２への指、子の注入の効率に敏
感であυ、ドレイン６とソース５間の電圧を増大させる
ことによりデータ青き込みに要する時間が急激に減少す
ることは良く知られている。
一度省き込んだデータを消去する時には、第１図のよう
なフローティング型のメモリーセルにおいては、紫外線
を照射し、フローティングゲート中の電子のエネルギー
を増大させてフローティングゲートとシリコン酸化膜の
エネルギーバリアーを越えさせてやることによシフロー
ティングゲート中の電子を放出する方法が一般に使用さ
れる。紫外線の照射による消去後のメモリーセルの閾値
電圧は、はぼデータの書き込みの前の閾値電圧まで低下
する。
フローティングゲート型のチャンネル注入方式のメモリ
ーセルを用いて構成した４ピツトのプログラマブル・リ
ード・オンリー・メモリーの従来例の回路を第２図に示
す。ドレインが書き込み用の高電圧電源■、に接続され
、ゲートがデータ信号端子Ｌ）１に’ｉＦ　続されたデ
ータ入力用エンハンスメント型へ１０Ｓ（八４ｅｔａｌ
　　Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕ（ｆｏｒ）トラン
ジスタ′■゛１と１゛１のソースにドレインが接続され
、ゲートが第１の列選択信号端子Ｙ１と接続され、ソー
スが第１の列線２３に接続された第１の列選択用エンノ
・ンスメント型ＭＯＳトランジスタＴ２ト、ドレインが
Ｔ１のソースに接続され、ゲートが第２の列選択信号端
子Ｙ２と接続され、ソースが第２の列線２・１と接わ゛
［された第２の列選択用エンハンスメント型ＭＯｓトラ
ンジスタＴ３とドレインが第１の列線２３と接続され、
コントロールゲートが行デコーダー２５に第１の行線２
］を介して接続され、ソースが接地されたフローティン
グゲート型チャンネル注入方式の第１のメモリーセルＭ
１と、ドレインが第１の列線２３と接続され、コントロ
ールゲートが行デコーダー２５に第２の行線２２をづｒ
して接続されソースが接地されでいる第２のメモリーセ
ルｈｆｉ２とドレイン妙・第２の列線２４と接続され、
コントロールゲートが行デコーダー２５に第１の行線２
１を介して妾峻宴れた亀３のメモリーセルＭ３とドレ１
ンが第２の列１ＩＪ２４き接続され、コントロールゲー
トが行デコーダー２５に第２の行線２２を介して接続さ
れソースが接地された第４のメモリーセルＭ４により第
２図の従来例のプログラマブル・リード・オンリー・メ
モリーの回路が構成されている。第２図の従来例におい
て、例えばＭｌにデータの書き込みを行なう時には、Ｄ
ＩをＤＩ、Ｙ、　　をハイレベルにし、　　Ｙ２　　を
接地電位にすることによシ第１の列線２３を逆゛択し、
オた行デコーダー２５により第１の行＋１２１をハイレ
ベルとし、第２の行線２２を接地Ｗ７位にすることによ
り、第１の列線２３と第１の行線２１の交点に存在する
。メモリーセル八４１にのみドレイン・コントロールゲ
ート共に高電圧が印加されデータの貴き込みができるこ
とになる。この場合、■、およびＩ）　Ｔのハイレベル
、Ｙｌ　　のハイレベル、第１の行ＩＩｉ］２１のハイ
レベルはデータの書き込みの時ｒＦ、いすねも２０Ｖ〜
２５Ｖ程度とするのが一射的である。データの読み出し
の時ｆ／１ｔＤＩを接地レベルにして、　　Ｙｌおよび
第１の行線２１の電圧を読み出しの時のハイレベル即ち
通常５■の電圧にし、Ｔ２のドレインおよび′１゛３の
ドレインの接続点に図示していない経路から１ｈ流を流
し込んでやることに１すＭｌに蓄えられている情報を読
み出すことができる。すなわち、Ｍｌにデータが書き込
まれていない時には、Ｍｌの開館電圧は読み出しの時の
第１の行線２１の電圧よシ低いためｌ’ｖｉ　１は導通
し、その結果筒１の列線２３はローレベルとなるので’
Ｉ’　２　トｉ’　３のドレインの接続点の電位もロー
レベルとなるが、Ｍｌにデータが■き込まれている場合
は、仇み出１−の時の第１の行線２１の電圧よりもＭｌ
の閾値電圧が高いので非導通となり、第１の列線２３お
よびＴ２およびＴ３のドレインの接続点の電位はハイレ
ベルとなるわけである。
ところが、従来の第２図のプログラマブル・リード・オ
ンリー・メモリーには、ｎき込みの時の電圧即ちｖｐの
電圧、Ｙ、］、Ｙ２の書き込みの時のハイレベルの電圧
および第１の行＃＃２１．ｆｆ１２の行線２２の青き込
みの時のハイレベルの電圧が、メモリーセル単体での宵
き込み特性から決定される電圧値よりもかなり高い電圧
でなけれはプログラマブル・リード・オンリー・メモリ
ーとして動作しない欠点があった。摺き込みの時に必要
とする電圧値が高いということは、へｖｏｓトランジス
タのショートチャンネル化を阻害する原因となり、プロ
グラマブル・リード・オンリー・メモリーの大容量化を
阻害するものであることは、ショートチャンネルのＭＯ
Ｓトランジスタのドレインに高電圧を印加した場合にい
わゆるパンデスルー電流によす大電流が流れ破壊に至る
ことがあることなどから明白であろう。第３図を用いて
第２図の従来例のプログラマブル・リード・オンリー・
メモリーが高電圧下でなければ動作しない理由を説明す
る。第２図において第１の列＃２３および第１の行線２
１が選択されてＭｌにデータを書き込むものとすると、
Ｍｌの電圧・電流特性は第３図の曲線３１で表わすこと
ができ、Ｍｌに十分速い速度で書き込みを行なうにはＶ
ｗ以上の電圧をＭｌのドレインに印加することによｐＭ
ｌのドレイン・ノース間に１ｗ以上の電流を流す必要が
あるものとする。ところで、第２図のＴ１と１゛２の直
列の導通時抵抗による負荷特性を第３図に示すと、はぼ
直線３２として表示することが可能でＭｌの特性曲線と
の交点をＢとし、実用上十分な速度で書き込みができる
電圧Ｖｗと電流ＩｗをＭｌの特性曲線上に表示しだ点は
Ａすれば、点Ｂは点Ａよシ右側、すなわちＭｌの特性曲
線において電圧、電流共にＶｗおよびＩｗよシ大きい部
分にあるのでこの場合は十分速い速度でデータの書き込
みができるのである。ところが、実際にメモリーセルを
アレイ状に構成した場合には事情は異なってくる。
すなわち、前述の場合はデータを■き込むメモリーセル
Ｍ１のみについて考えたが、メモリーセルをアレイ状に
構成した場合には、データを■き込まないメモリーセル
がデータを書き込むメモリーセルの１き込み特性に悪影
響を及はすからである。
第２図において、八４２はデータを書き込まないので、
コントロールゲートは第２の行線２２によυ接地されて
いるが、ドレインに接続されている第１の列線２３がノ
・イレベルとなるのてＭ２のフローティングゲートとド
レインのオーツ々−ラップ部の容量による結合でフロー
ティングゲートの電位が上昇するので第１の列線２３の
電圧がある値より高くなるとＭ２が導通してしまうこと
になる。
第３図において曲線３３がＭ２の特性曲線となるので、
その結果筒１の列線２３から接地に流れる電流はＭｌの
特性曲線３１とＭ２の特性曲線３３の和すなわち曲線３
４となる。このために、負荷特性３２と特性曲線３４の
交点Ｃの電圧がデータを書き込むべきメモリーセル式４
１のドレインに印加されるが、この点りの電圧値および
電流値は実用的な速度でデータの書き込みが可能である
Ａ点の電圧値ＶＷおよび電流値Ｉｗより小さいのでこの
場合には実用的なデータ更き込み速度は得られず、実用
的な書き込み速度を得るためには、書き込み電圧を上げ
ることによって負荷特性３２を右方向に移動させてやり
特性面＃１１３４と負荷特性３２の交点の電圧値をＶｗ
よシ大きい値にしてやらなければならないため、メモリ
ーセル単体での書き込み電圧よシプログラマブル・リー
ド・オンリー・メモリーとしてアレイ状にメモリーセル
を構成した場合にはかなり高い書き込み電圧が必要であ
シ、メモリーの大容量化を阻害していた。
本発明の目的は、前記の欠点を改良しショートチャンネ
ル化、メモリーの大容量化に適したプログラマブル・リ
ード・オンリー・メモリーを提供することにある。
本発明のプログラマブル・リード・オンリー・メモリー
は、複数の行線と前記行線を選択する行デコーダーと、
複数の列線と前記列線を選択する列テコーダーと、コン
トロールゲートが前記行線の一本に接続され、ドレイン
が前記列線の一本に接続された複数個のフローティング
ゲートを有する不揮発性性メモリーセルのメモリーセル
アレイからなるプログラマブル・リード・オンリー・メ
モリーにおいて、データの書き込みの時には儒択された
メモリー七ルのソースのｔｕｔｔローレベルにすると共
に、それ以外のメモリーセルのソース電位をハイレベル
に保ち、データの読み出し７の時には、すべてのメモリ
ーセルのソース電位ヲローレペルに保つためのバイアス
印加手段を具備することを特徴とする。
次に本発明によるプログラマブル・リード・オンリー・
メモリーの構成および動作を本発明の一実施例の回路図
である第４図とその動作時の特性図である第５図を用い
て詳細に説明する。
第４図は本発明の一実施例である４ビツトのプログラマ
ブル・リード・オンリー・メモリーで機能としては第２
図の従来例と同一である。第４図の本発明の一実施例の
回路は、ドレインが書き込み用の高電圧電源Ｖｐに接続
され、ゲートがデータ信号端子ＤＩに接続されたデータ
入力用エンノ・ンスメント型Ｍ０８）ランジ、スタＴｌ
ｌ　と１゛１１のソースにドレインが接続されゲートが
第１の列選択信号端子Ｙ１と接続され、ソースが第１の
列線４３に接続された第１の列選択用エンノ・ンスメン
）型ＭＯ８）ランジスタ１゛１２と、ドレインがＴｌｌ
のソースに接続され、ゲートが第２の列選択信号端子Ｙ
２と接続され、ソースが第２の列線４４と接続された第
２の列選択用エンハンスメンＩＭＯ８）ランジスタＴ１
３とドレインが第１の列線４３と接続され、コントロー
ルゲートが行デコーダー４５に第１の行線４１を介して
接続されソースが第１のバイアスライン４６に接続され
た第１のメモリーセルＭｌｌと、ドレインが第１の列線
４３と接続され、コントロールゲートが行デコーダー４
５に第２の行線４２を介して接続され、ソースが第２の
バイアスライン４７に接続された第２のメモリーセルＭ
１２と、ドレインが第２の列線４４と接続され、コント
ロールゲートが行デコーダー４５に第１の行線４１を介
して接続され、ソースが第１のバイアスライン４６と接
続された第３のメモリーセルＭ１３と、ドレインが第２
の列線４４と接続され、コストロールゲートが行デコー
ダー４５に第２の行線４２を介して接続され、ソースが
第２のバイアスライン４７に接続された第４のメモリー
セルＭ１４により成るメモリ一部分と、データ読み出し
の時にハイレベルとなり、データ書き込みの時にローレ
ベルとなる読み出し信号Ｒを入力とするインバーターＩ
ＮＶとドしツインが読み出し電圧用の低電圧電源ｖｃに
接続され、ゲートがＩＮＶの出力部と接続されたエンハ
ンスメント型ＭＯ８トランジスタＴ１８と、ドレインが
１゛１８のソースと接続され、ゲートに読み出し信号孔
が入力され、ソースが接地されたエンハンスメント型Ｍ
Ｏ８）ランジスタＴ１９と、ドレインがＴ１８のソース
に接続され、ゲートとソースが第１のバイアスライン４
７に接続されたディフレジョン型ＭＯ８）ランジスタＴ
１６．！：、ドレインが第１のバイアスライン４６に接
続されゲートが第１の行線４１に接続され、ソースが接
地されたエンハンスメント型ＭＯＳトランジスタ’Ｉ’
１４と、ドレインが１１１８のソースに接続され、ゲー
トとソースが第２のバイアスライン４７に接続されたデ
ィフレジョン型ＭＯ８）ランジスタ１１１７とドレイン
が第２のバイアスライン４７に接続され、ゲートが第２
の行線４２に接続され、ソースが接地されたエンハンス
メント型トランジスタＴ１５からなるバイアス印加手段
４８によシ構成されている。
第４図において、例えばＭｌｌを書き込む時には、第３
図の従来例の場合と同様に、ＤＩ、Ｙ２および第１の行
線４１に＊き込みの時のハイレベルを印加し、書き込み
を行なうが、書き込みの時には、読み出し信号Ｒはロー
レベルであるので、Ｔ１８のソースの電圧はＶＣ電圧の
ハイレベルとなっており第１の行線４１がハイレベルと
なっているので’ｌ’１４が導通し、第１のバイアスラ
イン４６はローレベルとなっている。また、第２の行＃
４２Ｕローレベルとなっているので１゛１５は非導通で
あり、従って第２のバイアスライン４７はほぼＶｃｌｆ
ｔ、圧のハイレベルとなっている。第２のバイアスライ
ン４７がほぼＶｃ１！圧のハイレベルとなっていること
は、列＃ｊ４３の電圧が高くなり、Ｍ　１２のフローテ
ィングゲートの電圧が上昇しても、Ｍ１２のソースとフ
ローティングゲートの電位差は第２のバイアスライン４
７の電圧分だけ小さくなっているのでＭ１２の電圧・電
流特性は従来例の第２図の場合よりほぼ■ｃ電圧分だけ
電圧の高い方向に移動することになる。一方、データを
宵き込むべきメモリーセルＭｌｌのソースは第１のバイ
アスライン４６がＴ１４により接地におとされるのでほ
ぼ接地電圧となっているため、Ｍｌｌの電流・電圧特性
については、第２図の従来例の場合と同じである。その
結果、第５図に示すように、Ｍｌｌの特性曲線５１は第
３図のＭｌｌの特性曲線３１と同一となり、Ｍ１２の特
性曲線５３は第３図のＭ１２の特性曲線３３よシミ圧の
高い方向、第５図上では右方向に移動し、ＭｌｌとＭ１
２の合計の電流、すなわち第１の列線４３から接地へと
流れる電流の特性曲線５４が得られるが、特性曲線５４
が急激に立ち上がる点は第３図の特性曲線３４と比較し
て、はぼＶｃ電圧分だけ右方向に移動する。これに対し
てＴｌｌ、Ｙｔ　　の導通時の抵抗による負荷特性５２
は第３図の負荷特性３２と同じとすると、特性曲線５４
と負荷特性５２との交点はＣとなシ、書き込みを行なう
メモリーセルＭｌｌの電流・電圧は点りで表示され、従
来例の場合の第３図に比較してＤＡは電圧・電流とも大
きくなシ、実用上十分な書き込み速度を得ることができ
るＡ点に比較して大きな値とすることが可能となるので
従来例の第２図の回路のプログラマブル・リード・オン
リー・メモリーに比較して低電圧で宵き込みが可能とな
シ、ショートチャンネル化・大容量化に有利となる。デ
ータの読み出しの時には、読み出し信号比はノ・イレベ
ルとなるため、Ｔ１８は非導通、Ｔ１９は導通となり、
第１のバイアスライン４６、第２のバイアスライン４７
共に接地電位となるが、選択されたメモリーセルのソー
スが接続されているバイアスラインにはメモリーセルを
通して電流が流れ込んでくるが、例えばＭｌｌが選択さ
れた場合に、従来例と同様にＭｌｌにデータが書き込ま
れていない場合に第４図に図示していない経路から電流
を流し込んだ時にＭｌｌを通して流れる電流による第１
のバイアスラインの電圧上昇はｉ’１４が導通すること
により押さえられるので、選択されたメモリーセルのソ
ースに接続されるバイアスラインの電圧けほぼ接地電位
のままである。また選択されていないメモリーセルのソ
ースにのみ接続されるバイアスライン、例えば第４図に
おける第２のバイアスラインの電位はＴ１３が非導通で
あり、また、Ｍ１２．Ｍ１３も非導通である一方、１゛
１７および１゛１９は導通しているので常に接地電位と
なっていて、外部からのノイズやリーク電流等により第
２のバイアスラインの電位が上昇するようなことが生じ
ても、速やかに接地電位に復帰させることができるので
読み出しの時には従来例の第２図の構成と同等の回路の
安定性をもつものである。
以上に本発明の一実施例を用いて詳細に説明した通シ、
本発明のプログラマブル・リード・オンリー・メモリー
は、従来のプログラマブル・リード・オンリー・メモリ
ーと比較して低い電圧での書き込みが可能なため、シ目
−トチャンネル化してもパンチスルー電流による破壊が
生じにくく、大容量のプログラマブル・リード・オンリ
ー・メモリーに適したものであると信する。
尚、実施例の説明では４ビツトのメモリーセルアレイを
用いて説明したが、本発明の効果は４ビツトのメモリー
セルアレイを使用した場合にのみ効果をもつものではな
く、むしろ、大容量のメモリーの場合の効果が大きいこ
とはあきらかである。
また、説明の都合上、ＮチャンネルのＭＯＳトランジス
タを用いて説明したが、一般の絶縁ゲート型の電界効果
トランジスタを用いて構成した場合でも効果は損われな
いのはもちろんである。また、第５図のバイアス印加手
段４８は一例であシ、本発明の主旨に沿うように構成さ
れたバイアス印加手段であれば、図４に示した回路構成
にとられれることなく本発明の範囲に含まれることもあ
きらかである。
【図面の簡単な説明】
第１図は、プログラマグル・リ−１・・オンリー・メヒ
リーのメＥＩＪ−セルの構造図、第２図は従来のプログ
ラマブル・リード・オンリー・メモリーの構成を示す図
、第３図は従来のプログラマブル・リード・オンリー・
メモリーのデータ書き込みの時の特性の説明図、第４図
は本発明のプログラマブル・リード・オンリー・メモリ
ーの一実施例の構成を示す図、第５図は本発明のプログ
ラマブル・リード・オンリー・メモリーのデータ書き込
みの時の特性を示す図である。 Ｍ１〜Ｍ４・旧・・セルトランジスタ。 代理人　弁理士　内　原　　　旨び７ ＼＋　場 茅１］ 半３猶

Claims (1)

    【特許請求の範囲】
  1. 複数の行線と前記行線を選択する行デコーダーと、複数
    の列線と前記列線を選択する列デコーダーと、コントロ
    ールゲートが前記行線の一本に接続され、ドレインが前
    記列線の一本に接続された複数個のフローティングゲー
    トを有する不揮発性メモリーセルのメモリーセルアレイ
    からなるプログラマブル・リード・オンリー・メモリー
    において、データの書き込みの時には選択されたメモリ
    ーセルのソース電位を非付勢レベルにすると共にそれ以
    外のメモリーセルのソース電位を付勢レベルに保ち、デ
    ータの読み出しの時にはすべてのメモリーセルのソース
    電位を非刊勢レベルに保つためのバイアス印加手段を具
    備することを特徴とするプログラマブル・リード・オン
    リー・メモリー。
JP57139373A 1982-08-11 1982-08-11 プログラマブル・リ−ド・オンリ−・メモリ− Pending JPS5929448A (ja)

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Cited By (5)

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