JPS5818655B2 - 複数個のマイクロプログラム制御されるコンピュ−タを単一の中央メモリに接続する接続装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、特願昭箱４８−１３２９８５号、特開昭５
０−７４４３号公報・特公昭 ５６−３２６５４号公報に開示されたように、マイクロ
プログラムにより制御された複数のコンピュータを、単
一の中央メモリに接続するための装置に関する。

これらのコンピュータは、データ処理装置と、少なくと
も一つのデータ転送チャンネルを介して周辺装置とデー
タを交換する手段と、一組のマイクロプログラムをもつ
メモリからなるマイクロプログラム装置とをそれぞれ備
えている。

このマイクロプログラムは、前記中央メモリに記憶され
た命令の実行を制御する第１のマイクロプログラムと、
データを交換する前記手段によってのみ又は、前記デー
タ処理装置によってのみ実行可能な同一型式のタスクを
それぞれ含むタスクのリスト間に階層を設定して優先タ
スク・リストを先頭におくタスクを処理するのに使用可
能な処理装置を形成する第２のマイクロプログラムと、
実行されるべきタスクのリストを設定して対応するタス
クのリストにおいてそれぞれ同一型式の実行可能なタス
クを配列するために用いる第３のマイクロプログラムと
を少なくとも備えている。

更に各コンピュータは前記第２及び第３のマイクログラ
ムに接続され、前記タスクのリストの現在状態を表示す
る前記第３のマイクロプログラムの信号を記憶して前記
第２のマイクロプログラムに対してその内容を出力する
第１の記憶手段と、前記第１．第２及び第３のマイクロ
プログラムに接続されて実際のタスクが現在の作動タス
クに対して優先権をもつことを表示する第３のマイクロ
プログラムの信号を記憶して前記第３のマイクロプログ
ラムに対してその内容を出力する第２の記憶手段と、前
記第１及び第２のマイクロプログラムと接続されて実行
されるべきタスクの型式を表示する前記第２のマイクロ
プログラムの信号を記憶して前記第１のマイクロプログ
ラムに対してその内容を出力する第３の記憶手段とを含
む状態レジスタ・アセンブｙ ’Ｊ手段を備えている。

この発明による接続装置は、対応するデータ処理装置に
それぞれ接続されると共にデータ処理装置の番号に等し
い出力番号を有する複数のスイッチ手段と、前記スイッ
チ手段を介する接続路を設定して前記データ処理装置の
い５ずれか一つの前記第３のマイクロプログラムの信号
に応答し、前記データ処理装置の一つを表わす前記第２
の記憶手段に対して信号を出力するデコード手段と、前
記データ処理装置にそれぞれ接続されると共に、対応す
るデータ処理装置から出力された通信要求を記憶する第
１の手段、前記通信要求の有効性を記憶する第２の手段
、前記第１の手段により少なくとも付勢される一組の論
理ゲート及び各確認手段を同期させる同期手段をそれぞ
れ含む複数の確認装置とを備えたことを特徴とする。

この同期手段は有効となった前記通信要求の次の通信要
求をもつ前記コンピュータに接続された複数組の前記論
理ゲートをブーツクするための信号を発生する。

この発明による接続装置において、タスクの管理は、コ
ンピュータの特定化されたメモリに記憶されている複数
組のマイクロプログラムと、同じくコンピュータに備え
られており、それぞれ３つのメモリ要素をもつ状態レジ
スタ・アセンブリの組み合せにより実行される。

このコンピュータの特殊な構造により、使用可能なコン
ピュータに対する優先順位に従いタスクを送出するため
に、外部的な要素は必要としない。

この接続装置はタスクの送出用には使用されないが、前
記コンピュータを同期させるのに適するコ、ンピュータ
毎のタスク管理を相互に排除するのに使用される。

従って、この発明の接続装置の構造はマルチ・プロセッ
サ・システムを組み合せた公知の装置のものより簡単と
なる。

この発明による装置の他の特徴及び効果は、付図によっ
て示す非限定的な一実施例の以下の説明から明らかにさ
れる。

接続装置の説明を明確にするためには、各処理装置が計
算プログラムと、周辺装置から出力されたデータを処理
装置に転送し、また結果を同一の周辺装置に伝送するた
めのいわゆる［チャンネ氾プログラムとにより動作する
ことを明らかにしておかねばならない。

計算プログラム及びチャンネル・プログラムを同一レベ
ルで実行しようとする際に発生が予想される衝突を避け
るため及び優先順位を考慮するために、各処理装置は、
「仮想う。

ロセツサ」即ちメモリの「ワード」及び異なる処理を管
理するための２進数デジツトの状態からなる特殊なマイ
クロプログラム群を用いて動作する各プロセッサは次の
状態の一つをとる。

使用可能：実行すべきプログラムなしの状態。

作動可能ニブログラムを実行するために処理装置が使用
可能になるのを待機中の状 態。

作動 ：処理装置が使用中の状態。

待機 ：データ転送の終了待ち中で、待機リストにタ
スクがあっても動作を保留 している状態。

計算中のプロセッサは１１待機状態゛を除き、上記説明
の状態の一つをとり得るが、これを目的として停止する
ことはできない。

プロセッサ状態は、当該プロセッサに関係するリストに
より決定され、このリストは当該プロセッサで実行可能
な少なくとも一つのタスクを含むある処理を実行するた
めに予定されるプログラムと中央メモリの制御ブロック
とのやりとりはタスクによる。

この制御ブロックは［タスク記述ｍとも呼ばれ、一つの
タスクを定義する中央メモリのワード群からなり、前記
タスクを実行するとき及びインタラブドの際の待避に用
いられる。

。各タスクは次の状態の一つをとる。

使用可能：対応する動作が終了した状態又は未だスター
トしていない状態。

起動可能：当該のプロセッサの待機リストにあるが、現
在実行中のタスクを終了す るまで実行できない状態。

作動 ：当該のプロセッサが実行中の状態。

待機 ：プロセッサが待機リストに復帰するのは一以
上の外部要因による状態。

従って、処理装置の仮想的なプロセッサの動作には、 プロセッサ間に階層を形成し、優先権をもつプロセッサ
に対して処理装置を使用可能にし、各プロセッサに関す
るタスクの待機リストを作り、かつこれを管理する 装置が必要となる。

仮想プロセッサは第１図に示すマイクロプログラム制御
の処理装置により達成される。

１ 第１図において、マイクロプログラム制御される複
数個のコンピュータ（以下、演算処理装置、又は処理装
置という。

）の各々は、マイクロプログラムを記憶するリードオン
リメモリ（ＲＯＭ）１と、少なくとも１つのコンピユー
テイング・オペレータ２を備えた演算論理装置と、命令
レジスタ３と、レジスタを有するローカル・メモリ４と
、複数の状態レジスタを有するアセンブリ５と、周辺装
置用バス１０を介して演算処理装置と周辺装置（図示せ
ず）との間のデータ伝送を制御するた・めの制御部９と
を備えている。

各処理装置と中央メモリ６との間の伝送はメモリ用バス
８と制御部７を介して行われる。

処理装置内の各要素間の交換は少なくとも１つのデータ
バス１１を通して行われる。

各処理装置間の接続は第４図から第７図に示すようにバ
スケーブル２９（２９１，２９２゜２９３．２９４）、
３０．３１を通してディスパッチされる。

状態レジスタ・アセンブリ５と命令レジスタ３とＲＯＭ
１はテスト・バス１２を介して接続される。

処理装置の状態に関するデータはマイクロ命令を順次に
発生するＲＯＭに命令を与える。

マイクロプログラム用メモリは従来はダイオード・マト
リックスから構成され、読み出されたマイクロ命令用の
レジスタＲＯＭＲとアドレス・レジスタＲＯＭＡＤに結
合されている。

コンピユーテイング・オペレータ２は、たとえば、ＵＳ
Ｐ ３，８６１，５８５に記載されている、ローカル・
メモリ４はアドレス・レジスタＬＭＡＤと結合されてい
る。

ＲＯＭ１、ローカルメモリ４、命令レジスタ３、状態レ
ジスタ５等は一般に市販されておりよく知られた構成の
ものであるので、ここでは詳述しない。

制御部９も従来周知である。第２図はメモリ１が３つの
部分即ちモジュールに分割されていることを示す。

第１のモジュールは、「基本実行装置」と呼ばれる主マ
イクロプログラム・モジュール（以下、主モジュールと
いう）１３と、特にこの処理装置の各プロセッサに関連
した命令を実行するように特定化された４個の２次マイ
クロプログラム・モジュール（以下、２次モジュールと
いう）１３Ｌ１３２．１３３及び１３４とから成り、標
準命令を実行するためのものである。

この第１のモジュールは処理装置１５と結合され、中央
メモリ６から読み出された命令を解釈して実行可能にす
る。

処理装置１５はオペレータ２と命令レジスタ３とローカ
ル・メモリ４から成る。

主モジュール１３及び４つの２次モジュール１３１〜１
３４は中央メモリ６に接続される。

４つの２次モジュール１３１〜１３４は主モジュール１
３により制御され、それらに与えられた命令が対応する
プロセッサで実行されたときは主モジュール１３に信号
を送る。

４個の２次モジュール１３１〜１３４は、例えばデータ
を高速に伝送する「チャネル」プロセッサＣＲ、リアル
・タイムで計算をするプロセッサＴＲ、マルチプレクス
された情報を処理する「マルチプレクス」プロセッサＣ
ＭＸ及び計算プロセッサＣＡＬからなる４個の仮想的な
プロセッサに対応される。

メモリ１の残りの２個のモジュールは管理ブロック１４
と１６である。

管理ブロック１４はプロセッサ間またはそれらにそれぞ
れ関係する作業リスト間に階層を設定し、かつ処理装置
１５によって優先権（ディスパッチャ）を有するプロセ
ッサを有効にさせるマイクロプログラム制御自動システ
ムを備えている。

管理ブロック１６は各プロセッサに関係する実行可能な
タスクの待機リストを設定し、スケジューラを管理する
自動マイクロプログラム制御システムを備えている。

管理ブロック１４は中央メモリ６及び主モジュール１３
に接続されている。

さらに管理ブロック１６は、主モジュール１３がそのマ
イクロプログラム内に「システム」命４＞ＩＳ、すなわ
ち実行されるべき１つ以上タスクに関する作動命令を含
む時に、主モジュール１３により作動される。

管理ブロック１６は演算処理装置を最大限に稼動させる
べく、特に階層的なタスク・システムを設定するように
構成されており、タスクの実行を一時引延したり、この
タスクを待機リストから除外したり、その後に再び待機
リストに登録したりする手段を含んでいる。

待機リストに含まれるタスクのいくつかは、他の要求の
ものもあり得る。

それらは「リソース要求」と呼ばれるものである。

このような要求が連続することを考慮し、管理ブロック
１６は当該タスクの「記述子」内に要求を記憶する手段
を有している。

管理ブロック１６はさらに、タスクに関する動作の終了
を示す命令を検出し、連続したすべてのリソース要求が
満足されたか否かに従ってそのタスクを除外又は再び登
録したりする手段も有している。

異なるが同一のプロセッサからのタスクが要求された場
合、管理ブロック１６は前記タスクの記述子を待機リス
トに登録する手段を有している。

状態レジスタ・アセンブリ５は、４個の仮想的なプロセ
ッサＣＲ，ＴＲ，ＣＭＸ及びＣＡ、 Ｌにそれぞれ対応
し、管理ブロック１６により駆動される４個の双安定の
フリップ・フロップ（ＢＣＲ）１９１、（ＢＴｎ、）１
９２、（ＢＣＭＸ）１９３及び（ＢＣＡＬ）１９４をも
つ第１のレジスタ１９を含んでいる。

管理ブロック１４はこれら４個のフリップ・フロップの
状態を調べる手段を含んでいる。

状態レジスタ・アセンブリ５はさらに管理ブロック１４
及び１６により駆動され、主モジュール１３により調べ
られるフリップ・フリップ’ＥＸＤ１７と、接続された
２つの双安定フリップ・フロップＰＡｏ １８１及びＰ
Ａ、１８２を有するレジスタ１８とを含んでいる。

４デジツトの２進数により４つのプロセッサを表わす。

フリップ・フロップ１８１，１８２は管理ブロック１４
により制御され、通常の命令を実行するべく主モジュー
ル１３のブロックにより調べられる。

この主モジュール１３はフリップ・フロップＥＸＤをチ
ェックする手段を備えてる。

状態レジスタ・アセンブリ５のレジスタ１８゜１９及び
フリップ・フロップ１７は、マイクロプログラムをもつ
メモリ１の各ブロックを同期させるために設けられてい
る。

レジスタ１８で示される数値は作動状態のプロセッサの
種類を指定する。

フリップ・フロツプＥＸＤは管理ブロック１６が優先状
態のプロセッサを作動可能状態へ変更した時、管理ブロ
ック１６によりセットされる。

実行フ脳ツクの主モジュール１３はフリップ・フロップ
ＥＸＤ１７を調べることにより、作動可能状態のプロセ
ッサの構成内における変化を検知する。

この場合、管理ブロック１４により、プロセッサ間の階
層を設定する。

４個のフリップ・フロップ（ＢＣＲ）１９１、（ＢＴＲ
）１９２、（ＢＣＭＸ）１９３、及び（ＢＣＡＬ）１９
４は、対応する各プロセッサがそれぞれ使用可能状態で
あるか否かに従い、管理ブロック１６によってセット又
はリセットされる。

同期機構は非常に単純である。

管理ブ冶ツク１６は、外部の「リソース要求Ｊ ＤＲ又
は「システム」命＋ＩＳにより、即ち実行されるべき１
以上の関係する命令により作動されるのであるが、ここ
では後者による。

後者は使用可能状態のプロセッサに関連するタスクのひ
とつの命令が入力されると作動可能状態になる。

この場合、管理ブロック１６はこの変化をレジスタ１９
の対応するフリップ・フロップに記憶させる。

それに加えて、もし新しい作動可能状態のプロセッサが
作動中のプロセッサより優先権を有しているならば、管
理ブロック１６はフリップ・フロップ（ＥＸＤ）１７を
セットし、そして制御を主モジュール１３に移す。

主モジュール１３はフリップ・フロップ（ＥＸＤ）１７
を調べ、実行中のタスクを中断し、管理ブ七ツク１４に
制御を移しローカル・メモリを、中断したタスクの制御
ブロックに関連する中央メモリ６に転送する。

レジスタ１９のフリップ・フロップ（ＢＣＲ）１９１、
（ＢＴＲ）１９２、（ＢＣＭＸ）１９３及び（ＢＣＡ、
Ｌ’） １９４を調べて作動可能な新しいプロセッサに
属するタスクの待機リストの最初に来るタスクを決定し
、レジスタ１８を動作させてプロセッサ・システムに与
えられているプロセッサの番号を記憶する。

次いで、新しいタスクの制御ブロック（内容）からロー
カル・メモリ４のレジスタにある数のワードを転送する
のを制御する。

特に前記ワードのひとつはその通常のカウンタにセット
される。

このような動作は通常「初期化設定」さ呼ばれるもので
ある。

管理フ茄ツク１４は再び制御を主モジュール１３に渡す
。

通常は「初期化設定」と呼ばれる動作により主モジュー
ル１３を優先権のあるプロセッサに渡す。

主モジュール１３は通常のカウンタの読み出しと、対応
する命令の読み出しとを制御し、読み出した命令を命令
レジスタ３に転送する。

次にレジスタ１８を調べて命令レジスタ３内に収容され
ている命令の符号が計算に関する命令が又はデータ転送
に関する「チャネル」命令かを判断する。

優先権を有するこの新しいタスクに対応ずするすべての
動作が終了すると、主モジュール１３は制御を管理ブロ
ック１４に移す。

管理フ宅ツク１４は再びブロックの内容の転送を制御し
、ローカル・メモリ４のレジスタに対してインクラブド
されたタスクを制御する。

これにより、インクラ、ブトされたタスクは再び実行を
開始できる。

仮想的な各プロセッサは、レジスタ１９の対応するフリ
ップ・フロップ、このプロセッサで実行可能な第１タス
クの記述子のアドレスを含むメモリの１ワード、主モジ
ュール１３及びこのプロ七璽ンサのために特定化された
２次モジュール１３１〜１３４から成るアセンブリによ
り指定される。

第３図に示す実症例において、上述の演算処理装置と同
一の４個の処理装置２０，２Ｌ２２及び２３は、共通ケ
ーブル２４を介して中央メモリ１６に接続されている。

各処理装置２０，２１゜２２及び２３はさらにバス・ケ
ーブル２５１゜２５２．２５３及び２５４を介して図示
されていない周辺装置群にも接続されている。

このようなシステム構成によると、すべてのチ？ヤネル
・プログラムは設定された仮想的なプロセッサのみなら
ず、単一の計算装置にも適用できる。

次いで、特定のチャネル・プログラムの待機リストが各
処理装置の各チャネル・プロセッサに対して設定される
。

それとは逆に、全ての計算プログ１ラムは４個の各処理
装置により同じように実行される。

なお、計算プログラムのみの待機リストを設定し、これ
を４個の処理装置に適用してもよい。

各タスクはタスク記述子、すなわちタスクを定、義する
ワード群に対応されるので、このタスクを実行したり、
インクラブドした場合に記憶しておくことができる。

各タスクの記述子の第１ワードには、前記プログラムが
実行されるべき処理装置を指定する２デジツトの２進数
の第１グループと、そのタスクが実行されるべき仮想的
なプロセッサを指定する２デジツトの２進数の第２グル
ープとが含まれている。

計算プログラムの場合、第１グループのデジットの状態
は、このプログラムがいずれの処理装置でも実行できる
ため、無意味となる。

中央メモリ６は各プロセッサのために選択される最初の
タスクのアドレスを含んでいる。

各処理装置は３個のチャネル・プロセッサと１個の計算
プロセッサとを有している。

全体として４個の処理装置群は１６個の仮想プロセッサ
を有する。

従って、中央メモリ６には、固定アドレスによりそれと
同数のワードが記憶される。

各タスクは作動可能状態の最初のタスクＡＤＴのアドレ
ス及び対応するプロセッサが作動可能かどうかを定める
１デジツトの２進数Ｓを含んでいる。

アドレスと２進数Ｓとの組合わせはプロセッサの状態を
表わしている。

即ち、ＡＤＴ＝０、プロセッサは使用可能状態 ＡＤＴ１０かつＳ＝１、プロセッサは作動可能状態 ＡＤＴｌｏかつＳ−０、プロセッサは待機状態動作中の
プロセッサの状態は、各処理装置のレジスタ１８（第２
図参照）のフリップ・フロップＰＡｏ及びＰＡｌにより
定義される。

１３個のプロセッサにそれぞれ対応する１３ワードは、
各処理装置において、異なる管理ブ冶ツク１６により常
時制御されているもので、管理ブ爾ツク１４により調べ
られ、プロセッサの待機リストを管理するのに用いられ
る。

処理装置間における情報交換は、処理装置間の優先度を
決定する装置と同様に、マイクロプログラム化されたメ
モリの各素子間で同期された相互接続装置からなる同期
装置の制御にもとすき、中央メモリ６の１３ワードを管
理することにより行なわれる。

各処理装置を接続する接続装置は、作動可能なタスクの
待機リストの管理ブロック１６に接続されたアセンブリ
２６（第４図）を含んでいる。

アセンブリ２６は、内部バス・ケーブル１１（第１図参
照）に接続された、既知の２ビツト／４ビツト型のデコ
ーダ２７を含んでいる。

このデコーダ２７の４つの出力チャネルはそれぞれ４個
のアンド・ゲート２８１，２８２，２８３及び２８４の
第１入力端子に接続されており、それらの第２入力端子
は管理ブ冶ツク１６の出力端子に接続されている。

４個のアンド・ゲート２８１，２８２，２８３゜及び２
８４の出力端子は、４本のバス・ケーブル２９１．２９
２，２９３及び２９４を介してそれぞれの処理装置に接
続されている。

第５図に示すように、４個の処理装置の各管理ブ爾ツク
１６１，１６２，１６３及び１６４は作］動可能なタス
クからなる待機リストを管理するもので、アセンブリ２
６を介して４本の外部バス・ケーブル２９１，２９２，
２９３及び２９４に接続されている。

フリップ・フロップ１７１，１７２，１７３及：び１７
４（第５図）は、優先権が与えられている作動可能なプ
ロセッサの状態を記憶するために使用され、４本のバス
・ケ＝プル２９１，２９２゜２９３及び２９４にそれぞ
れ接続された第１の入力端子と、対応する処理装置のプ
ロセッサを管理；するための４個のブロック１４１，１
４２゜１４３及び１４４にそれぞれ接続された第２の入
力端子とを有している。

このような構成は処理装置を相互接続するものである。

管理ブ爾ツク１６１，１６２，１６３及び、１６４のひ
とつは、優先権を有するプロセッサに対応するタスクの
待機リストを決定し、これを作動可能状態にすると、そ
の待機リストから優先権を有するタスクの記述子の第１
ワードを読み出し、このワードを内部バス・ケーブル１
１へ送出する１のを制御する。

デコーダ、例えばデコーダ２７はアンド・ゲート２８１
．２８２，２８３及び２８４の一つが開放することによ
り、ブロック１６１〜１６４から外部バス・ケーブル２
９１〜２９４のひとつへ、終局的には前記ケーブルと関
、連のあるフリップ・フロップ１７１，１７２゜１７３
及び１７４の一つの入力端子への送信順序を制御する。

内部バス・ケーブル１１からデコーダ２７へ送信された
２デジツトの２進数値は適切な処理装置の番号を決定す
るタスク記述子の第１？ワードの一部から取り出される
。

そのような相互接続により、どのフリップ・フロップ１
７１〜１７４が駆動信号を受信するのかを処理装置が知
る前に、各管理ブロックはフリップ・フロップ１７１〜
１７４のいずれかをセットすることが可能となる。

行先はタスク記述子の中にのみはいっているので、管理
ブ冶ツク１６１〜１６４は、メモリの中に蓄積されたす
べてのタスクをアクセスでき、完全に同一のものである
。

各処理装置は外部バス・ケーブルへの接続が異なるのみ
である。

このような相互接続により、処理装置はプロセッサのひ
とつが使用可能状態から作動可能状態に変化したことを
考慮することができる。

処理装置間の通信は、１３個のプロセッサにそれぞれ対
応されているメモリの１３ワードのひとつを介して実行
されるが、これらの処理装置は同時にこれらのワードを
変更又はテストすることはできない。

このため、この発明は各処理装置の制御部７（第１図）
に処理装置間の優先順位を決定する優先装置ＵＣ，、Ｕ
Ｃ２・・・を備えている。

優先装置ＵＣ１，ＵＣ２・・・は、第６図に示すように
、各処理装置の管理ブロック１４及び１６（第２図）内
に含まれ、マイクロプログラムにより制御される第１の
フリップ・フロップＤＳＹ（第６図）と第２のフリップ
・フロップＥＳＹと、優先権を有するすべての処理装置
に共通なバス・ケーブル３０及び導線３１と、これらの
素子を相互に接続する論理ゲートとを含んでおり、各処
理装置に関連した優先権を有する。

アンド・ゲ゛−ト３２の出力端子は、フリップ・フロッ
プＥＳＹの入力端子のひとつに接続されている。

アンド・ゲート３２の３個の入力端子は、それぞれフリ
ップ・フロップＤＳＹのＱで示す出力端子と、オア・ゲ
ート３３を介して導線３１と直列に接続されたインバー
タ３５及びアンド・ゲート３４とを介してフリップ・フ
ロップＥＳＹのＱで示す出力端子に接続されている。

フリップ・フロップＥＳＹのＱ端子は、オア・ゲート３
３の入力端子と、アンド・ゲート（ライントライバ）３
６の入力端子と、線３７を介してテスト・バスケーブル
１２（図示されていない）（第１図参照［とに接続され
ている。

バス・ケーブル３０はアンド・ゲ゛−ト３６の出力端子
と、アンド・ゲート３４の入力端子とに接続されている
。

フリップ・フロップＤＳＹの出力端子Ｑは連続した２個
の処理装置にそれぞれ対応された２個の優先装置の間例
えばＵＣｌとＵＣ２との間、ＵＣ２とＵＣ３との間に挿
入されたアンド・ゲート３８を制御する。

各処理装置の管理ブランク１４及び１６に関連する各マ
イクロプログラムの先頭に、１３個のプロセッサに対応
させた１３メモリ・ワードからなり、マイクロプログラ
ム化された管理要求に関するマイクロ命令を設定してお
く。

マイクロプログラムからそのような管理要求が無い場合
、アンド・ゲート３８は、各フリップ・フロップＤＳＹ
の出力端子Ｑから出された信号により制御されて開とな
り、作動信号を導線３１に１出力する。

例えば、優先装置ＵＣ２の処理装置からの管理要求によ
り、マイクロ命４＞Ｓから出された信号により対応する
フリップ・フロップＤＳＹがセットされると、対応する
アンド・ゲート３８がブロックされるので作動信号はア
ンド・ゲート３８を介して次の優先権をもつ優先装置Ｕ
ｃ３以下には伝送されない。

フリップ・フロップＤＳＹのセットにより対応するアン
ド・ゲート３２が開き、クロック（図示されていない）
から出力されたクロック信号によりフリップ・フロップ
ＥＳＹがセットされると、フリップ・フロップＥＳＹは
、処理装置から出された管理要求が優先権を獲得し、か
つその他のものは管理要求が受は付けられないことを示
す。

フリップ・フロップＥＳＹの状態は線３７を介して送出
され、これにより処理装置が優先順序の要求を獲得した
ことを上位の優先装置ＵＣ１にも知らせる。

フリップ・フロップＥＳＹのセットにより、バス・ケー
ブル３０が付勢され、優先権を有する要求により阻止さ
れた優先装置Ｕｃ２より上流にある優先装置ＵＣ１のア
ンド・ゲート３２をアンド・ゲート３４及びインバータ
３５を介して閉じる。

要求の管理目的が完全に実行されたときは、フリップ・
フロップＤＳＹは管理ブロックに属するマイクロ命令か
ら出された信号Ｒにより零にリセットされる。

フリップ・フロップＤＳＹが零へのリセットされると、
その他の優先装置Ｕｃ１．Ｕｃ３の管理要求を受は付け
ることが可能となる。

このような構成は、処理装置間に階層を設定し、１３メ
モリ・ワードの管理のためにそれらが同時に割り込むの
を防止する効果がある。

本接続装置は本発明の範囲から離れることなく変更する
ことができる。

例えば、作動可能なプロセッサの状態を示すために、中
央メモリのレジスフ１９（第２図参照）を使用する代り
に、チャネル・プロセッサに関する３デジツトの２進数
と、作動可能な計算プロセッサの状態を示し、全て処理
装置に共通の１デジツトとを設定してもよい。

この変更は、これらデジットの２進数のテストが頻繁に
インクラブドするものでなく、従って、プロセッサの状
態を記憶する補助装置を導入する必要がない時に使用さ
れる。

【図面の簡単な説明】

第１図は処理装置のブロック図、第２図は４個の仮想プ
ロセッサを有し、マイクロプログラム制御された処理装
置のブロック図、第３図は単一の中央メモリと複数の処
理装置との接続図、第４図は処理装置とメモリとの間の
情報交換を可能ならしめるように各処理装置に接続され
る接続装置のブロック図、第５図は接続装置の概要ブロ
ック図、第６図は処理装置とメモリとの間の接続要求を
制御させる優先装置のブロック図である。 ６・・・・・・中央メモリ、２０・・・・・・処理装置
、２７・・・・・・デコーダ、３３・・・・・・オア・
ゲート。

Claims (1)

1. 【特許請求の範囲】 １ データ処理装置１５と、少なくとも一つのデータ転
   送チャンネルを介して周辺装置とデータを交換する手段
   と、一組のマイクロプログラムをもつメモリ１からなる
   マイクロプログラム装置とをそれぞれ備えた複数個のマ
   イクロプログラム制御されるコンピュータを有し、前記
   マイクロプログラムは、中央メモリ６に記憶された命令
   の実行を制御する第１のマイクロプログラム１３と、前
   記データ交換手段によってのみ又は前記データ処理装置
   によってのみ実行可能な同一型式のタスクをそれぞれ含
   むタクスのリスト間に階層を設定して優先タスク・リス
   トを先頭におくタスクを処理するために使用可能な処理
   装置を形成する第２のマイクロプログラム１４と、実行
   されるべきタスクのリストを設定して対応するタスクの
   リストにおいてそれぞれ同一型式の実行可能なタスクを
   配列するために用いる第３のマイクロプログラム１６と
   を備え、更に前記各マイクロプログラム制御されるコン
   ピュータは状態レジスフ・アセンブリ手段を有し、該ア
   センブリ手段は、前記第２及び第３のマイクロプログラ
   ムに接続され前記タスクのリストの現在状態を表示する
   前記第３のマイクロプログラムの信号を記憶して前記第
   ２のマイクロプログラムに対してその内容を出力する第
   １の記憶手段１９と、前記第１、第２及び第３のマイク
   ロプログラムに接続されて実際のタスクが現在の作動タ
   スクに対して優先権をもつことを表示する前記第３のマ
   イクロプログラムの信号を記憶して前記第３のマイクロ
   プログラムに対してその内容を出力する第２の記憶手段
   １７と、前記第１及び第２のマイクロプログラムと接続
   されて実行されるべきタスクの型式を表示する前記第２
   のプログラムの信号を記憶して前記第１のマイクロプロ
   グラムに対してその内容を出力する第３の記憶手段とを
   備えている、複数個のマイクロプログラム制御されるコ
   ンピュータを単一の中央メモリに接続する接続装置にお
   いて、 更に対応するデータ処理装置１５にそれぞれ接続される
   と共に該データ処理装置の数に等しい数の番号を有する
   複数個のスイッチ手段と、前記スイッチ手段を介する接
   続路を設定して前記データ処理装置１５のいずれか一つ
   の前記第３のマイクロプログラム１６の信号に応答し、
   前記データ処理装置１５の一つを表わす前記第２の記憶
   手段１７に対して信号を出力するデコード手段２７と、 前記データ処理装置にそれぞれ接続されると共に対応す
   るデータ処理装置から出力された通信要求を記憶する第
   １の手段（ＤＳＹ）、前記通信要求の有効性を記憶する
   第２の手段（ＥＳＹ）、前記第１の手段（ＤＳＹ）によ
   り少なくとも付勢される一組の論理ゲート３２，３４，
   ３５，３６及び有効となった前記要求の次の通信“要求
   をもつ前記コンピュータに接続された複数組の前記論理
   ゲートをブ吊ツクするための信号を発生する同期手段を
   それぞれ有し、前記同期手段により同期される複数の確
   認手段と、 を備えたことを特徴とする前記装置。