JPS6037064A - 多重プロセッサデータ処理システム及びその操作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は高速デジタルデータプロセッサに関シ、さらに
詳細にはベクトル処理に適する演算機械に関する。

多くの科学的データ処理タスクは順序づけされたデータ
アレイの詳細にわたる演算操作ケ含む。

一般に、この種の操作すなわち「ベクトル」処理は、−
組のデータのそれぞれ連続する要素について同じ演算を
繰返し実行することを含む。多くのコンピュータは、記
憶装置及び入出力装置（Ｉｌｏ　）と通信することがで
きる演算ユニット全件なって編成される。算術機能を実
行するためには、それぞれのオペランドを記憶装置から
演算ユニットへ連続して移し、機能を実行し、結果を記
憶装置に戻さなければならない。この種の編成を利用す
る機械、すなわち「スカシ」機械は低速すぎて、ハード
ウェアは大規模ベクトル処理タスクにおいて実際に使用
するには効率が悪いことが判明している。

配列されたデータアレイを処理する際の処理速度を速め
且つハードウェア効率を高めるために、「ベクトル」機
械が開発された。基本的には、ベクトル機械はソフトウ
ェアプログラム及び索引づけではなくハードウェア組織
を利用して配列されたデータプレイを処理するので、高
動作速度が達成される。そのようなベクトル機械の１つ
が１９７８年１２月５日発行の米国特許第４，１２８，
８８０号に記載されている。この特許のベクトル処理機
械は、中央記憶装置からベクトルデータセット全受取シ
、それらのデータセラトラ演算が実行されるセグメント
された機能ユニットにクロック速度で供給する１つ又は
複数のレジスタを使用する。

さらに詳細には、それぞれ６４個までのベクトル要素全
保持する８つのベクトルレジスタ力ｆｔ１ｊうれる。そ
れらのレジスタは、それぞれ複数の機能ユニツ）のいず
れか１つに選択的に接続され、ｊつ又は複数のオペラン
ドは各クロック周期でレジスタに供給される。同様に、
それぞれのベクトルレジスタは結果を受取るように選択
的に接続される。通常の動作においては、機能ユニット
にオペランドを供給するために２つのベクトルレジスタ
が使用され、第３のベクトルレジスタは機能ユニットか
ら結果を受取るために使用される。

シングルポート記憶装置は、ベクトルレジスタと記憶装
置との間のデータ転送のためにデータバスを介してそれ
ぞれのベクトルレジスタＫ　接Ｈされる。すなわち、】
ブロックのベクトルデータは記憶装置からベクトルレジ
スタへ転送され、演算はベクトルレジスタから直接得ら
れるデータ全利用して機能ユニットにおいて実行される
。このべクトル処理によシ記憶装置の使用はかなシ減少
し、同じデータについて繰返し演算が必要であるので、
そのような演算に関する始動時の固有の記憶装置制御遅
延音なくすことができる。

さらに、スカラ演算も可能であり、そのためにスカラレ
ジスタ及び機能ユニットが設けられる。

スカラレジスタは、アドレスレジスタ及び命令バッファ
と共に、メモリ転送動作を最少限にとどめ且つ命令の実
行をスピードアップするために使用される。転送の度合
は２つの付加的バッファによシさらに低下され、１つの
バッファは記憶装置とスカラレジスタとの間、もう１つ
は記憶装置とアドレスレジスタとの間に設けられる。す
なわち、メモリ転送はブロック転送ベースで実行される
ため、それに関連する演算遅延は最少限である。

さらに別の並行処理は、上述のシステムにおいて「連鎖
処理」と呼ばれるプロセスにより達成さｔ’Ｌ７ｒ。こ
のプロセスにおいては、ベクトル結果レジスタは連続す
る機能演算のためのオペランドレジスタとなる。この種
の連鎖処理は、全ての発行条件が満たされる特定のクロ
ック周期、すなわち「チェインスロット」時間に限定さ
れる。このような連鎖処理は、ある程度まで、命令が発
行される配列と、機能ユニットのタイミングとに依存す
る。

このように、米国特許第４．１２８，８８０号のシステ
ムは、ベクトル化可能な大きなりラスの問題について従
来のスカラ処理に比べて処理速度の大幅なスピードアッ
プを達成する。レジスタごとのベクトル命令の使用、連
鎖処理概念及び複数の独立したセグメント形機能ユニ、
トの使用により、処理の大半は並行して実行される。さ
らに、ベクトル演算の始動時間は公称のものであるので
、短いベクトルであってもベクトル処理の利点が得られ
る。

本発明は、多重タスク処理のための汎用マルチプロセッ
サシステムを提供するために上述のベクトル処理機械全
改良して使用する。動作中、様々なジョブの独立したタ
スク又は１つのジョブの関連するタスクは複数のプロセ
ッサで進行する。先行技術においてはマルチプロセッサ
組織が達成されたが、このような先行技術の機械のＣＰ
Ｕ内通信は主記憶装置を介して「柔軟結合」方式で実行
される。この種のＣＰＵ内通信は、比較的低速の主又は
中央記憶装置に繰返し依存しなければならないため及び
プロセッサ間のアクセス競合のために妨げられる。

本発明のマルチプロセッサは、柔軟結合多重処理と関連
するかなシ大きな遅延及びソフトウェア調整の問題を、
共用又は中央記憶装置とは無関係の「緊密結合」通信回
路’ｉ　ＣＰＵ間に設けることによシ解決する。緊密結
合通信回路は、いずれか一方のＣＰＵによｊｌ）　ＣＰ
Ｕ内勤内勤比例する速度でアクセスされうる一組の共用
レジスタを提供する。すなわち、共用レジスタは、頻繁
々データ交換を伴なう小さなタスクの多重タスク処理の
ためのオーバヘッドを最少限にとどめる高速ＣＰＵ内通
信経路會提供する。本発明のマルチプロセッサシステム
は、先行技術によシ提供されるような共用記憶装置金倉
してタスク全結合しても良い。しかしながら、緊密結合
通信回路は、柔軟結合タスク並びに緊密結合タスク全効
率良く調整しうるハードウェア同期化装置を提供する。

通常、先行技術のマルチプロセッサはプロセッサ間の主
従関係全特徴とする。この組織においては、主プロセツ
サは、１度に唯一つのジョブが進行するように多重タス
ク処理動作全開始し、制御しなければならない。多くの
ジョブはマルチプロセッサ効率を必要としないので、こ
の種の主従組織はマルチプロセッサの利用不足と表るこ
とが多重。

本発明のマルチプロセッサシステムにおいては、全ての
プロセッサはプログラミング機能に関して全く同一の対
称形であるので、主従関係は不要である。すなわち、１
つ又は複数のプロセッサが選択的に「クラスタ」Ｋ編成
され、オペレーティングシステムによシ単一のジョブの
関連タスク全実行するように割当てられる。この組織に
よシ、各プロセッサは独立して動作することもできるた
め、異なるジョブの独立したタスクも実行可能である。

従って、本発明のマルチプロセッサシステムは、利用不
足の問題全回避すると共に、よシ高いシステムスループ
ット全提供する。

本発明のマルチプロセッサは、さらに、中央記憶装置の
アクセス時間と、ＣＰＵへのメモリ及びＩ１０動作への
メモＩＪ　ｉ含むアクセス競合をできる限シ少なくする
のに適する独特のものである。これは、中央記憶装置を
それぞれ独立してアクセス可能であシ且つ各機械クロッ
ク周期の中で並行する介在配列のメモリパンクとして組
織することによシ達成される。各プロセッサは、メモリ
アクセス遅延全最少限にとどめ且つ競合するメモリ基準
の保全ｔｆｆ維持することができるハードウェア制御ア
クセス競合解決ハードウェアを介して中央記憶装置に接
続される複数の並列メモリホートラ有する。この介在配
列と多重ポートのメモリ設計と短いメモリサイクル時間
とが組合わされて、高い性能と釣合いのとれたメモリ組
織全提供し、帯域幅は同時高速ＣＰＵ動作及び工ん動作
全支援するのに十分である。

処理速度及び効率は、本発明のシステムにおいて、付加
的な記憶装置−ベクトルレジスタ間データ転送経路及び
かなシ島められたハードウェアの自動「フレキシブル」
連鎖処理能力を提供する新しいベクトルレジスタの構成
と組織によシさらに改善される。この新しいベクトルレ
ジスタ組織と、並列メモリポート構成とによシ、従来は
実行不可能であったようなメモリ取出し、算術及びメモ
リ記憶の動作などを一連の関連ベクトル演ｑで同時に実
行することができる。すなわち、本発明のマルチプロセ
ッサ構成は長いベクトルと短いベクトルの双方について
よシ高速で、よシ釣合いのとれたベクトル処理能力を提
供し、重いレジスタからレジスタへの又はメモリからメ
モリへのベクトル演算を特徴とする。

発明の要約 本発明は、ベクトル処理を含む多重タスク処理用途のた
めの汎用マルチプロセッサシステムに関する。それぞれ
プログラミング機能の上で全く同一であシ、対称形であ
る２つ又は３つ以上のベクトル処理機械が設けられる。

全てのプロセッサは、各機械のクロック周期の間に独立
して並行アクセスされうる介在配列のメモリパンクとし
て編成される中央又は共用記憶装置全共用する。各プロ
セッサは、中央メモリ基準全処理するために中央記憶装
置に接続される複数の並列メモリポートを有する。

複数の共用データ・周期化レジスタセットは、選択され
たプロセッサの内部通信のために設けられる。１台又は
複数のプロセッサから成るクラスタは、独自の一組の共
用レジスタ全利用して単一のタスクを実行するように割
当てられる。１つのクラスタの各プロセッサは、ユーザ
ープログラムによシ決定されるスカラ演算又はベクトル
演算を非同期的に実行する。

各プロセッサは奇数−偶数メモリバンクとして編成され
るベクトルレジスタを含み、中央記憶装置のメモリに至
る複数の並列データ経路を有する。

ベクトルレジスタはフレキシブル連鎖処理能力を提供す
るためにハードウェアを介して自動的に制御され、それ
によシ、メモリ取出し演算及びメモリ記憶などの動作を
一連の関連ベクトル演算で実行することができる。

本発明の別の面によれば、多重ポート記憶装置は１遅延
をできる限シ短くし且つ同じパンクへの、そして同時に
全てのプロセッサのポートからの全てのメモリ基準の保
全性を維持するために、内蔵の競合解決ハードウェア回
路網を有する。

以下、添付の図面を参照して本発明の実施例１を説明す
る。

実施列 本発明の全体的なシステム組織を第１図に概略的に示す
。好ましい実施例には２台のベクトルプロセッサ１０及
び】１が設けられる。一般に、これらのプロセッサは特
にバッファ、レジスタ及び機能ユニットの組織に関して
米国特許第４，１２８，８８０号に記載されているベク
トル処理装置にそれぞれ類似している。以下、本明細１
°中でげデータ経路について使用される図中符号、たと
えばＡｉ＋Ｓｉなどは上記特許に記載されるシステムの
対応するデータ経路を指すものとするが、システムはあ
る程度変形されている。

中央記憶装置Ｊ２はベクトルプロセッサＪｏ及び】１用
として設けられる。各プロセッサは中央記憶装置１２と
の間にそれぞれのデータ経路１３及び」４と、それぞれ
の制御経路】５及びＪ６とを有する。各プロセッサは、
同様にそれぞれの制御経路２Ｊ及び２２を介してＣＰＵ
　Ｉ１０制御装置２０に接続される。この制御装置２ｏ
は、データ伝送経路２３を介して中央記憶装置】２にさ
らに接続される。

動作中、Ｉｌｏ　ｕ　ＣＰＵ　−Ｉ１０制御装置２０’
ｉ介し、それぞれのデータ経路３２及び３３を介して５
ＳＤ３０又は入カー出力プロセッサエＯＰ　３１へ伝送
される。それぞれの制御経路３４及び３５は制御通信全
成立させる。ＩＯＰ　３１は、データ経路３６を介して
いくつかの大容量記憶装置４ｏのいずれが１つにインタ
ーフェース接続される。

ベクトルプロセッサｊＯ及び１１は通信制御回路５０を
介して通信することができる。データ経路５１及び５２
と、制御回路５３及び５４とは、プロセッサ１０及び１
１をそれぞれ通信制御回路５０に接続する。通信制御回
路５０け、一般に、ベクトルプロセッサ１０及び１１に
よシ共通して制御され且ついずれか一方のプロセッサか
ら対応するデータ経路５１及び５２を介して読出し又は
書込みされる一組の共用レジスタから構成される。

一般に、通信制御回路５０は、ルーゾカウント、記憶ア
ドレス及びスカラ定数などのスカシデータ全プロセッサ
間で伝送する高速で、時間効率の良い機構全提供する。

通信制御回路５０は、いずれか一方のベクトルプロセッ
サにより試験、セット又はクリア可能であり且つ回路５
０のレジスタ又は中央記憶装置】２を介するデータ転送
を調整する機構全形成するレジスタ（以下セマフォレジ
スタという）をさらに提供する。通信制御回路５０は、
システムのクロックサイクルをカウントする共用クロッ
クをさらに含む。

中央記憶装置１２とベクトルプロセッサ】０及び」】と
の間のデータ転送は、それぞれの経路１３〜１６’ｃ介
してプロセッサ制御の下に独立して達成することができ
る。Ｉハは中央記憶装置】２とＣＰＵ　Ｉ１０制御装置
２０との間で転送され、ＳＳＤ　３０　、　ｒＯＰ　３
１及び大容量記憶装置４０はいずれカ一方のベクトルプ
ロセッサ１０又はＪｌの制御の下に又はＩＯＰ　３１の
制御の下に進行する。

ＣＰＵ　Ｉ１０制御装置２０は、データ経路２３全介し
て中央記憶装置】２に対して独立してアクセスするので
、いくつかのＩ１０機能全ベクトルプロセッサ１０又は
】１に依存せずに実行することができる。

ＳＳＤ　３０は、ＣＰＵ　Ｉ沖制御装置２０を介してＳ
ＳＤと中央記憶装置１２との間に非常に高いブロック転
送速度全達成することができる大型固体回路記憶機構で
ある。ｌ０Ｐ３１は大容量記憶装置４０と中央記憶装置
１２との間に少なくとも２種類のＩ１０チャンネルを含
むと共に、それらのチャンネルを制御するので、ベクト
ルプロセッサｊＯ及び】１に処理動作のよシ大きな割合
を実行する余裕が与えられる。

ベクトルプロセッサｊＯ及び１１はそのプログラミング
機能の上で全く同一で対称形であり、様々なジョブの独
立したタスク全実行するために互いに独立して動作する
か又は単一のジョブの関連するタスクを実行するために
「集合制御」される。

集合制御動作の場合、１台又は複数台のプロセッサが通
信制御回路５０の特定の一組又、ｑジスタに割当てられ
る。通信制御回路５０の各組又は各クラスタのレジスタ
は、データを通過させる記憶レジスタと、セマフォレジ
スタである。本実施例においては、２台のプロセッサと
共用クラスタの３つのクラスタとが設けられる。すなわ
ち、各プロセッサは共用レジスタの独自の組と関連し、
残る１つのクラスタはオペレーティングシステム用であ
る。しかしながら、本発明は２つのプロセッサを有する
システムに限定されるのではなく、プロセッサの数Ｐが
いくつであろうと適用することができる。この場合、設
けられる共用レジスタの組の数はＰ＋１である。

本発明の多重タスク処理は共用又は中央記憶装［１２ｉ
介して又は通信制御回路５０の共用レジスタを介して又
は双方の組合せによシ達成される。

第１の方式で実行されるタスクは柔軟結合タスクといわ
れ、第２の方式で実行されるタスクは緊密結合タスクと
いわれる。緊密結合動作の場合、共用レジスタはタスク
開始のオーバへ、ドをタスク及びソフトウェア実行技術
の細分性に応じて１マイクロ秒から１ミリ秒の範囲まで
減少させる。柔軟結合動作の場合には、中央記憶装置１
２を介する通信は共用レジスタ、さらに詳細にはセマフ
ォレジスタを介して同期化又は対応づけされる。

すなわち、本発明のマイクロプロセッサシステムの組織
はプロセッサの集合制御のためのフレキシブルなアーキ
テクチャ全提供することがわかる。

このアーキテクチャにより、Ｋ台のプロセッサを含む１
つのクラスタはオペレーティングシステムによ）単一の
タスクを実行するように指定され、その結果、プロセッ
サはデータレジスタ及び同期化レジスタを共用して、緊
着結合通信を成立させる。さらに、１つのクラスタの中
の各プロセッサはオペレーティングシステムの制御に従
ってモニタモード又はユーザーモードで動作し、プログ
ラミング要件によシ決定されるスカラ動作又はベクトル
動作を非同期的に実行することができろ。さらに、モニ
タモードで動作するプロセッサは、いずれも、他のプロ
セッサを遮断し、そのプロセッサをユーザーモードから
モニタモードに切換えてオペレーティングシステムにタ
スク間の切換え全制御させることができる。さらに、ユ
ーザーのデータ及びプログラムのそれぞれについて記憶
セグメントヲ分離するような構成となっているので、並
行プログラミングが容易である。

緊密結合通信回路５０の全体図を第２図に概略的に示す
。これらの回路はＣＰＵ　（プロセッサ）間を直接通信
するためのものであり、共通又は共用レジスタ２００を
介してデータを伝送又は交換すると共に、セマフォレジ
スタ１６０によシさらに容易にされる共用レジスタ２０
０又は中央記憶装置を介するデータ伝送を監視又は制御
する。

有効な多重処−理を実現するために、ベクトル情報、ス
カラ情報及びアドレス情報などの共用データ資源を双方
のプロセッサによシ同時に使用されないように保護しな
ければならない。セマフォレジスタ】６０は、複数のセ
マフォレジスタのうち１つ又はいくつかを試験、セット
又はクリアするためにセマフォレジスタ１６０に直接ア
クセスしつるプロセッサ間のソフトウェア通信のための
高速ハードウェア機構全提供する。

ループインデクス値、記憶アドレス及びスカラデータな
どの共通パラメータは共用レジスタ２００を介して伝送
される。すなわち、入れ子構成であるか否かにかかわら
ず、いくつかのループはソフトウェア制御の下での双方
のプロセッサにおける並行実行のために分割され、共用
データの記憶装置における場所は迅速に交換され、スカ
ラ定数は比較的低速である中央記憶装置に依存すること
なく伝送される・中央記憶装置ｔこのような種類のデー
タ転送から解放することによシ、−実行速度を高めるこ
とのみならず、ベクトルデータも中央記憶装置を介して
よシ小さな遅延で伝送又は交換される。

通信制御回路５０の共用レジスタは、ソフトウェア制御
の下にＣＩＰ制御レジスタ１５１及び１５２全介して利
用される。これらのレジスタへ送られる命令は制御回路
１４０によシ監視され、条件が許すならばそれぞれの発
行制御線１４］及び」４２を介して発行される。制御回
路１４０は、データ経路１４３及び１４４’ｔセマフオ
レジスタ」６０、ＲＴＣ１９５又は共用レジスタ２００
のいずれか１つの選択されたレジスタにマルチデレクス
する（畿能も有する。

次に第３図及び第４図に関して説明する。これらの図は
、並べて置いたときに、通信制御回路５０を詳細に示す
単一の機能ブロック線図を形成する。共用レジスタ２０
０とセマフォレジスタ１６０は３つのクラスタとしてア
クセス可能である。各クラスタは３２個の１ビツトセマ
フオレジスタと、８個の２４ビツトＳＢレジスタと、８
個の６４ビツトＳＴレジスタとから構成される装ＣＰＵ
によるセマフォレジスタクラスタ１６１〜】６３のいず
れか１つへのアクセスは、以下にさらに詳細に説明する
ように多重化にょ）達成される。共用ＳＢレジスタクラ
スタ及び共用ＳＴレジスタクラスタ２００は記憶モジュ
ール全構成し、これらのクラスタのいずれかｊつへのア
クセスは選択的アドレシングを介して達成され、クラス
タを指示するアドレスの一部分がアクセスされる。クラ
スタがＣＰＨに対してアクセス可能であるが否か、及び
どのクラスタがアクセス可能であるかはオペレーティン
グシステムにょシ決定され、始動時に実行されるべきジ
ョブにクラスタ番号を割当てることによシ指示される。

さらに詳細には、オペレーティングシステムは、プログ
ラムの実行を切換えるのに必要な情報の全て金含む記憶
装置のジョブ交換パッケージイメージに割当てられたク
ラスタ番号全ロードする。割当てられたクラスタ番号を
保持するためにＣＰＵ　ＯとＣＰＵ　］についてレジス
タ】４８とレジスタ１４９がそれぞれ設けられておシ、
そのため、共用レジスタ制御回路に対して共用レジスタ
へのアクセス権を指示しうる。レジスタ１４８及び１４
９は交換中にＣＰＵデータ経路から読出し又は書込みさ
れるか、あるいは後述するようにオペレーティングシス
テムにより命令によって操作される。

ジョブに割当てられるクラスタ番号は４つの値のいずれ
か１つを有する。値がゼロのとき、共用レジスタへのア
クセスは阻止される。値が１．２又は３のとき、ＣＰＵ
は対応するクラスタをアクセスすることができる。並行
動作するＣＰＵ０間の緊密結合通信を達成するために、
２つのＣＰＵ　’ｉ同じクラスタに割当てなければ々ら
ない。各ＣＰＵにお込て異なるジョブを実行することが
望まれる場合又は多重処理のために符号化されたジョブ
會実行するためにＣＰＵ　ｉ　１台しか利用できない場
合には、クラスタへのアクセスは１台のＣＰＵにのみ制
限される。クラスタ番号１は、通常は、いずれか一方の
プロセッサにおいて動作するオペレーティングシステム
のために予約され、オペレーティングシステムをプロセ
ッサ間で同期化する。これによシ、以下に詳述するよう
にマルチプロセッサを利用する上で最大限のフレキシビ
リティが与えられる。

共用レジスタの利用に関してソフトウェア命令が提供さ
れる。それらの命令によシセマフォレジスタ１６１〜】
６３との通信並びに共用ＳＲレジスタ及び共用ＳＴレジ
スタ２００へのアクセスが可能になる。試験／セット命
令は、セマフォレジスタの状態ヲ試鋏し、セマフォレジ
スタがクリア状態であるときにそれ全セットするために
提供される。クリア命令及びセット命令は、セマフォレ
ジスタを無条件でクリア又はセットするために提供され
る。ＣＩＰレジスタ」５】及び】５２は、ＣＰＵ　Ｏ及
びＣＰＵ　１から米国特許第４，１２８，８８０号に概
略的に記載される現行命令バーセル全それぞれ受取るた
めに設けられる。動作中、Ｃ工Ｐレジスタ］５】又は１
５２に保持される命令が評価され、条件が許せば、命令
は発行制御線１４］及び１４２の信号としてそれぞれ発
行される。検査される条件は、以下に詳述するように、
他のＣＰＵレジスタ及びデータ経路の可用度と、共用レ
ジスタの状態と全含む。

各セマフォレジスタクラスタ１６１〜ｊ６３へのアクセ
スは、命令及びそれに割当てられるクラスタ番号を発行
するＣＰＵに従って、それぞれのグー）１６４〜１６６
によシ制御される。ゲート１６７及び１６８も同様に、
ＣＰＵ０又はＣＰＵ　］について、セマフォレジスタ１
６０の適切のクラスタを試験セマフォ回路】７０及び１
７１、セット又はクリア回路１７２及び１７３並ひに選
択読出しデータ回路】７４及び】７５に接続するように
制御される。

試験セマフォ回路１７０及び】７】は、ＣＩＰレジスタ
１５１及び】５１のそれぞれからの試験されるべきセマ
フォを示す５つのデータビットと、適切なりラスタから
の３２のセマフォレジスタピット（並行して受取られる
）とを一方の入力端子において受取る。試験されるセマ
フォピットがクリア状態であれば、試験／セット命令が
発行制御回路１５３及び１５４のうち対応する一方のも
のを介して発行される。それによシ、セット又はりリア
セマフォ回路１７２及び１７３のうち対応する一方のも
のは適切なセマフォビット全セットし、このビラトラ選
択データダートｌ　８０及び１８１のそれぞれ全弁して
選択されたクラスタに戻し、ロードする。試験されるセ
マフォビットがセット状態であれば、試験中のＣＰＵは
、他方のＣＰＵによシそのビットがクリアされるまで発
行全保持するのが普通である。

選択データゲート１８０及び１８】は、さらに、それぞ
れのＣＰＵ　ＯＳｔデデー経路１８２又はＣＰＵｌＳｉ
データ経路１８３からセマフォレジスタクラスタ全並行
ロードするように切換えられ、これを実行するためのソ
フトウェア命令が提供される。

同様に、選択読出しデータ回路１７４及び１７５も、そ
れぞれのＣＰＵ　Ｏ又はｌがデータ経路１８４及び１８
５によシ提供される対応するＳｔデデー経路を介して１
つのセマフォレジスタクラスタの内容全体を読出すこと
ができるように切換えられる。

また、この動作を実行するためのソフトウェア命令が提
供される。これらの命令は、オペレーティングシステム
によシ達成されるような、】つのジョブの開始時におけ
るレジスタのローディング又は１つのジョブの実行時間
終了時におけるレジスタ内容のセービングに有用である
。

セット又はクリア命令は無条件に発行可能である。発行
されると、セット又はクリアセマフォ回路】７２又は】
７３のうち適切な一方の回路は適切なセマフォレジスタ
をセット又はクリアする。

セマフォ制御回路１５５は、１つのセマフォレジスタク
ラスタの並行書込み又は並行読出しを達成しようとする
同時の試み全阻止する。

３つの共用レジスタ２００のクラスタのいずれかｊつへ
のアクセスは、通常は、命令発行制御回路においてはレ
ジスタについての予約が行なわれないのでプロセッサ間
でセマフォレジスタの調整を行なうためにセマフォレジ
スタ’ＪＪＩＪ用して、ＣＰＵソフトウェアのみによシ
制御される。しかしながら、本発明のレジスタ構成にお
ける制限によシ要求されるように、同じクロックサイク
ルで双方のＣＰＵ　Ｋよシ同時アクセスが行なわれるの
を阻止するためにハードウェア共用レジスタアクセス制
御回路】９０が設けられる。共用レジスタアクセス制御
回路】９０はその入力端子において、ＣＩＰレジスタ１
５］又は１５２に含まれる読出し命令又は書込み命令の
適切なビットを受取シ、その出力端子は発行制御回路１
５３及び１５４にそれぞれ接続される。アクセス競合状
態は、ＳＢ又はＳＴレジスタ２００を読出そうとする同
時の試みを含み、この場合、１つのクロック周期に発行
を保持するために一方のＣＰＵが必要とされる。発行を
保持するために必要とされるＣＰＵは、命令がＣＩＰに
入力されるときの順序づけのような要因全考慮に入れた
所定の優先順位階層に従って選択される。瞥込み命令に
ついてのアクセス競合は同じように処理すれば良いが、
書込み動作に固有の３つのクロック周期遅延全考慮しな
ければならない。

すなわち、読出し動作が書込み命令の発行に続くＣＩＰ
の３つのクロック周期にある場合、同時アクセス競合が
発生すると考えられ、少なくとも１つのクロック周期に
ついて読出し命令の発行を保持しなければならない。た
とえば、読出し命令がＣＰＵ　ＯのＣＩＰ　１５１に入
力され、書込み命令が３つのクロック周期だけ前にＣＰ
Ｕ　Ｏから発行された場合、ＣＰＵ０は】クロック周期
だけ発行を保持する。同様に、ＣＰＵＩにおいて書込み
命令が３つのクロック周期だけ前に発行された場合、Ｃ
ＰＵ　Ｏｕ】クロック周期だけ発行を保持する。すなわ
ち、共用レジスタアクセス制御回路１９０は共用Ｂ又は
Ｔレジスタへの同時アクセス全阻止する。

読出し命令又は書込み命令が発行可能となったとき、適
切なＣＰＵ命令・母−セルは選択アドレスグー）１９１
を介して、命令全発行するＣＰＵと関連するクラスタ番
号によシ決定される適切な共用レジスタ２００のクラス
タに導かれる。書込みデータ命令の場合、選択書込みデ
ータグー）１９２に、適切なＣＰＵレジスタをアクセス
することと関連する遅延によシ発行後３クロックサイク
ルを経てから、適切なそれぞれのデータ情報又はアドレ
ス情報Ｓｔ又はＡｔ　ｆ導くように切換えられる。選択
されたクラスタの適切なレジスタのアドレスは命令ｉ４
−セルを介して提供され、選択アドレスダート】９】に
よシ影響を受け、遅延回路１９９にお込て３クロックサ
イクル分だけ遅延され、そのレジスタへの書込みは、命
令が発行されてから３クロツクサイクル後に達成される
。読出し命令の場合もクラスタとアドレスが同様に選択
され、選択読出しデータダートの適切な一方のゲート】
７４又は１７５は、選択されたレジスタの出力を必要に
応じて８１又はＡｔデータ経路に導くように切換えられ
る。

クラスタ番号用レジスタ１４８又は１４９が全てのクラ
スタに対してアクセスしうるようにそのレジスタの内容
を変更するために、オペレーティングシステムにより使
用されるべき命令が提供される。活動交換パッケージに
より決定されるように、ＣＰＵがモニタモードで動作し
ている場合に限シ、この命令によシフラスタ番号用レジ
スタの内容を変更することができる◎ 通信制御回路５０は、いずれか一方のＣＰＵ０８ｌデー
タ経路からの選択リアルタイムクロックゲート】９６を
介する書込みのため又はＣＰＵ　Ｏ及びＣＰＵ　１のそ
れぞれについての選択読出しデータグー）］　７４及び
１７５を介する読出しのために選択しうる共用リアルタ
イムクロック（ＲＴＣ）レジスタ１９５をさらに含む。

クロックレジスタ増分回路】９７は、クロックサイクル
ごとにリアルタイムクロックレジスタ１９５のカウント
を増分するために設けられる。

単一のＣＰＵによる多重処理タスクの実行全調整するた
め及び双方のＣＰＵが試験／セット命令の並行発行全保
持する可能性を排除するために、検出回路】４５及び１
４６と、比較器１４７とから構成されるデッドロック割
込み機構が設けられる。

検出回路１４５及び１４６は、それぞれ、各発行制御回
路１５３及び１５４からの発行保持信号と、クラスタ番
号用レジスタ１４８及び１４９に接続される比較器１４
７からのクラスタ番号比較信号とを受取る。デッドロッ
ク割込みは２つの状態のいずれか一方においてＣＰＵで
発生する。一方の状態において、一方のＣＰＵは試験／
セットについて発行を保持し、２台のＣＰＵ０クラスタ
番号は比較器１４７によシ指示されるように異なる。従
って他方のＣＰＵが選択されたセマフォピットをアクセ
スし、クリアすること及び保持中のＣＰＵに保持を続行
させることは不可能である。この場合、デッドロック割
込みは検出回路１４５及び】４６のうち適切な一方によ
多発生され、デッドロックされるＣＰＵでンヨプの交換
が実行されるので、処理は継続する。第２の状態におい
ては、双方のＣＰＵけ同じクラスタにあシ、試験／セッ
ト命令について発行？保持している。このデッドロック
状態で、デッドロック割込みは同様に、双方のＣＰＵに
おいて現在実行されているジョブ全交換するので、処理
は継続する。

すなわち、緊密結合通信制御回路５０はアドレスデータ
又はスカラデータについて、並びに共用データ資源の制
御及び保護についてＣＰＵ０間で高速通信路を提供する
。セマフォレジスタ、ＳＢレジスタ及びＳＴレジスタが
集合制御（クラスタ）配置されるので、いくつかのマル
チプロセッサジョブを唯一台のＣＰＵで実行できると共
に、１つのクラスタ全オペレーティングシステムによる
使用のために予約することができる。このように、緊密
結合通信制御回路は、さらに低速で且つ複雑なソフトウ
ェア保護方法の適用全不要にし、かなシ低速の中央記憶
装置経路全弁する通信の必要性を著しく減少させる。

以下余白 中央記憶装置 ＣＰＵ　Ｏ及びｌを中央記憶装置にインターフェース接
続するポートを第５図に概略的に示す。明瞭且つ簡潔を
期するために、ＣＰＵＩのインターフェースの一部分の
みを示す。しかしながら、ＣＰＵ１について対称形の構
成が設けられることは自明であろう。、明瞭且つ簡潔を
期するために、機能ユニット及びそれと関連するいくつ
かの相互接続部を図面から省略した。しかしながら、そ
れらは米国特許第４１２８８８０号に示されるのと同じ
ように図示される様々なレジスタに接続される。ただし
、第５図に示されるようにいくつかの点で変形が行なわ
れている。たとえば、双方のＣＰＨについて唯−組のＣ
Ａ及びＣＬレジスタが設けられ、それらのレジスタは前
述のようにいずれか一方のＣＰＵによシアクセスされる
。同様に、先によシ詳細に説明したように唯一つのＲＴ
Ｃレジスタが設けられている。

中央記憶装置１２は８つのポートを有し、各ＣＰＵと４
つのポートがそれぞれ関連する。一般に、それぞれのポ
ートは、記憶基準要求の監視、記憶装置アドレシング及
びＣＰＵレジスタ又はＩ１０装置と記憶装置との間のデ
ータ経路指定を含む記憶基準動作を制御する。３つのポ
ート、すなわち？−トＡ１ポートＢ及びポートＣは記憶
装置とＣＰＵレジスタとの間でデータを転送する。第４
の目？−ト、すなわちＩ１０ポートは、たとえばディス
ク又ＱよＳＳＤ記憶装置によシ提供される周辺記憶装置
と中央記憶装置との間でデータを転送するために設けら
れる。

ポートＡは中央記憶装置からのデータ転送のためにＶ（
ベクトル）レジスタ２６０、Ｂレジスタ２６１又はＡレ
ジスタ２６５にデータ経路２５０を介して接続される。

ポートＢは、中央記憶装置Ｋからデータ経路２５１を介
してＶレジスタ２６０に至る別のデータ転送経路を提供
し、さらに、転送のためにＴレジスタ２６２又はＳレジ
スタ２６３に接続される。すなわち１．ｆ？−トＡ及び
ポートＢは中央記憶装置からデータを読出し、そのデー
タをそれぞれのＶ、Ｂ、Ｔ、Ｉ！ｉ又はＡレジスタ２６
０゜２６１．２６２，２６３及び２６５のいずれが１つ
に転送する。ポートＣはＶレジスタ２６０．Ｂレジスタ
２６１及びＴレジスタ２６２からのデータ全データ経路
２５３を介して転送するように接続され、データは中央
記憶装置に記憶される。さらに、ポートＣはＡ（アドレ
ス）レジスタ２６５及びＳ（スカシ）レジスタ２６３か
らのデータをそれぞれ転送することもできる。すべての
工カはＩ１０ポートを介して送られる。

活動交換パッケージレジスタ２６６は、読出シ基準及び
書込み基準のそれぞれの交換のためにデータ経路２５０
及びデータ経路２５３に接続される。データ経路２５０
及び２５３はそれぞれ６４ビツト幅である。上方の４０
ビツトはレジスタ２６６に選択的に接続され、交換動作
中にのみデータを搬送し、それ以外のときはゼロにセッ
トされる。活動交換ノｅッヶールノン、夕２６６の動作
については以下にさらに詳細に説明する。

命令バッファ２６４は、以下に詳述する命令取出し動作
の独特な性質に対処するために、ポートとは無関係に記
憶装置アクセスバス２７０を有する。Ａ、Ｂ、Ｃの各ポ
ートは対応するＣＰＨにより独占的に制御され、利用さ
れる。２つのＩ１０ポー、トは共用システム資源であり
、それぞれ異なる一組のＩ１０チャンネルを処理する。

いずれか一方のＩ１０ポートをいずれか一方のＣＰＵに
よシ動作させ、利用することもできる。すなわち、Ｉ１
０現行アドレス（ＣＡ）レジスタ及びチャンネル制限（
ＣＬ）レジスタはそれぞれのＡｉｒ−夕経路及びＡｋデ
デー経路を介して双方のＣＰＵに接続される。共用Ｉ１
０制御・記憶回路２５２はＣＡレノスタ及びＣＬレジス
タに応答し、以下にさらに詳細に説明するようにそのハ
ードウェア組織に従って２つの■カポートを介してＩ１
０動作を実行する。従って、各Ｉ１０ポートは異なる一
組の■カチャンネルとインターフェース接続するが、い
ずれ、か一方のＣＰＵはいずれか１つのチャンネルを、
そのチャンネルがどのポートにより制御されるかにかか
わらず利用する。

本発明のマルチプロセッサの中央記憶装置は３２の独立
して制御可能な記憶パンクに分割される。それらのパン
クは、それぞれ８つのパンクを含む４つの部分に組織さ
れる。第６図に示されるように、各部分は記憶装置の３
２のパンクのうち８つを介在（インタリーブ）配列で含
む。部分Ｏはパンク０，４，８，１２，１６，２０．２
４及び２８を含む。部分１はパンク１，５，９，１３゜
１７．２１．２５及び２９を含む。以下、同様である。

４つの部分は、それぞれ、２つの独立したアクセス経路
を有し、各経路は記憶装置のパンクに至シ、一方のＣＰ
Ｕにより制御される。各アクセス経路は１本の記憶装置
アドレス経路と、１本の書込みデータ経路と、１本の読
出しデータ経路と、１本の制御経路とを含む。アクセス
経路は、各クロックサイクルで１つのメモリ基準−読出
し又は書込み−を許容する。すなわち、各部分の２つま
でのパンクが各クロックサイクルで参照され、同じクロ
ックサイクルのうちに８つまでのメモリ基準が可能であ
る。

競合解決 第６図に関して説明する。各ポートハ、メモリ競合解決
回路網２９０を介して４つのメモリ部分０〜３．２８０
〜２８３の全てにそれぞれ接続されることがわかる。こ
の回路は、１つのメモリパンクが４クロツクサイクルご
とに１回以上参照されないこと、クロックサイクルごと
にＣＰＵ１台について唯一つの基準がメモリの１つの部
分に許容されること：及び１つのホードによυ形成され
る全ての基準がそれらが発生されたシーケンスで保持さ
れることを保証する。メモリ競合解決回路網２９０は４
つの独立した競合解決回路２９１〜２９４から構成され
、１つの回路は各メモリ部分に対応し、各回路は８つの
ポート全てに接続され、１つの部分に対し２つの独立し
たアクセス経路を提供する。前述のように、命令バッフ
ァ２６４は独立したメモリアクセスパス２７０を有し、
メモリ競合解決回路網２９０をバイパスする８本のｒ−
夕経路を含むように図示されている〇一般に、命令がポ
ートに発行されたことを指示する命令発行制御回路、す
なわちＣＩＰレノスタの予約フラグによシ提供されるよ
うに、一度に誰一つめ自令が１つのポート匹発行される
。予約はセット状態のままであシ、ポートに発行された
命令についての全ての基準が形成されるまで、命令によ
るホードのそれ以上の使用は阻止される。この時点で、
以下に詳述するようにポート制御回路は予約を解除する
。

次に第７図及び第８図について説明する。これらの図は
並置すると競合解決回路の１つの部分を示す単一の線図
を形成する。第７図において、入力ダー）（３００〜３
０３）はポートＡ、Ｂ、Ｃ及び■んからのメモリ基準要
求の５つのＬＳＢ　（最下位）ピットを受取）、２つの
ＬＳＢは適切な競合解決回路網の部分をエネイゾルする
。メモリ基準要求は、アドレスデータの２２ビツトから
構成される。最下位の２つのビットは４つのメモリ部分
の１つを指定し、次の３ピツトはメモリ部分内の８つの
パンクのうち１つ全指定する。入力ダート３０４〜３０
７はＣＰＵ　Ｌから対応する基準要求を受取る。入力ダ
ート３０２及び３０６は、以下に詳述するようにスカラ
メモリ基準要求も受取る。

入力ｆ−１３００〜３０７のいずれか１つにおいて基準
要求が受取られると、パンクを指示する３ビツトは復号
化され、基準が向けられる８つのパンクのそれぞれのも
のに対応するパンク使用中信号と比較される。パンク使
用中監視回路３１０は、メモリ部分の各・々ンクの活動
を監視するために設けられる。この回路３１０の出力信
号はデータ経路３１１を介してパンク競合検査回路３２
０〜３２７のそれぞれに接続される。パンク競合検査回
路３２０〜３２７は、対応するパンク使用中信号を入力
ダート３００〜３０７を介して通過された基準のそれぞ
れと比較する。この比較の結果は、基準競合解決回路３
３０〜３３７のうち対応するものへ搬送される。

各基準要求は、他方のＣＰＵに対応する入カケ９−トの
出力に存在する何らかの有効要求とも比較される。この
比較は、入力ダート３００〜３０７のそれぞれの出力を
受取シ、ポート基準競合解決回路３３０〜３３７のそれ
ぞれに出力を提供すると共に他の３つのメモリ部分競合
回路からのそのポートについての競合信号全受取る同時
パンク基準検査回路３１２によシ達成される。特定のポ
ートについての基準が１つのメモリ部分回路網において
競合を有する場合、他の全てのメモリ部分回路網は通知
を受けるので、そのホードからの、別のメモリ部分へ向
かうと考えられる次の基準は進行することができない。

これにより、各ポートからの基準の順次動作が保証され
る。この比較、パンク使用中比較、他の競合、ＣＰＵ内
優先順位及びＣＰＵ外優先順位の結果に基づいて、基準
競合解決回路３３０〜３３７は基準要求が進行できるか
否かを決定する。もし進行できなければ、対応するポー
トに対し競合信号が発生されるので、競合が解決される
まで、そのポートはさらに基準要求を発生するのを阻止
される。ＣＰＵ内優先順位は交互ベースで決定されるた
め、各ＣＰＵは８クロツクサイクルごとに優先順位４を
有する。

ＣＰＵの内部の複数のポートが同じメモリ部分のパンク
を要求している場合、パンク使用中競合及び同時基準競
合をもたない最高優先順位のポートが基準を形成し、他
のポートは競合信号を受取る。

２つのポートがバンク使用中競合又は同時基準競合をも
たない場合には、奇数アドレス増分を伴なうポートが偶
数アドレス増分を伴なうポートより優先する。双方の増
分が同じであれば、最も早く動作されたポートの基準要
求が最初に進行する。

すなわち、１つのメモリ部分に対する基準の数はクロッ
クサイクルごとにＣＰＵ　１台車たシ１つに制限される
。

ポートがそれ以上メモリ基準要求を形成するのを阻止さ
れたとき、競合を受取る要求は、ａ合が存在しなくなる
まで入力ダート３００〜３０７のそれぞれの上方入力端
子を介して再び提供される。

これにより、各ポートの順次動作が保証される。

メモリ基準要求が競合をもたないとき、メモリ基準は要
求されたパンクに移行され、パンク使用中監視回１Ｎｒ
３１０の対応するパンク使用中信号は４クロツクサイク
ルだけセットされ、従って、そのパンクについての別の
要求がパンク基層サイクルの完了前に許容されることは
ない。基準が形成されると、メモリ基準アドレスの最上
位の１７ビツトを以下に詳述するように参照されるメモ
リ部分及びパンクに導くために、同時に制御信号が発生
される。

進行する基準はｒ−）　３４０及び３４１を介してそれ
ぞれのｆ−ト３４２及び３４３に導かれる。ｒ−ト３４
２．３４３．３４４と、取出し又は交換競合解決回路３
４５とは、取出し又は交換メモリ基準動作という特殊な
場合に対処するために設けられる。取出し又は交換基準
動作の場合、競合は全てのポートに強制的に発生される
。取出し又は交換動作は、全てのパンク使用中がクリア
されるまで開始されない。第５図に戻って説明すると、
取出し又は交換動作がメモリ競合解決回路網２９０をバ
イパスするために、この動作が必要であることがわかる
。交換基準動作の場合、記憶装置への２回までの参照は
、各メモリ部分から交換・ぐッケーゾワードを順次読出
し、書込むためにポートＡ、Ｂ及びＣを利用して、各ク
ロックサイクルの間に達成される。いくらかの読出しと
書込みは同時に実行されるが、これは、読出し動作がポ
ートＡ′及びＢを介して進行し、■込み動作はポートＣ
を介して進行するためである。双方のＣＰＵによシ同時
取出し又は交換の要求が行なわれた場合には競合が発住
し、競合解決回路３４５はＣＰＵ　１からの要求を保持
する。取出し又は交換基準がＣＰＵ０によシ完了された
とき、ＣＰＵ　１は進行することができる。

唯一つのメモリ部分の競合解決回路しか図示されていな
いが、前述のように、記憶装置の各メモリ部分が対応す
る競合解決回路を有することは自明である。すなわち、
各ＣＰＵの４つのポート全てについて、それぞれが異な
るメモリ部分に対するものであるならば同じクロックサ
イクルで基準を形成することができる。また、各ＣＩ”
Ｕは、同じメモリ部分内の異なるパンクに対するもので
るるならばその同じ部分に対し同時基準を形成すること
ができる。さらに１条件によっては、各クロック周期に
最高８回の参照を実施することができる。

ＣＰＵ及びｌ０Ｐ（入／出力プロセッサ）からのメモリ
基準要求を収集し、その発生を制御する回路を第９図、
第１θ図、第１１図、第１２図、第１３図、第１４図及
び第１５図に概略的に示す。前述のように、基準要求は
ボートＡ。

Ｂ、Ｃ及びＩｌｏのいずれか１つにより発生され、さら
に、取出し又は交換基準の特殊な場合にはポートに依存
せずに実行される。第９図、第１０図、第１１図、第１
２図及び第１３図は、本発明の多重処理システムの■力
基準収集・制御回路を概略的に示す。これらの回路は、
第５図に１１０制御回ｗｒ５５としてよシ一般的に示さ
れている。

第９図及び第１θ図は、競合解決回路網への万一の入力
のためにエバメモリ基準要求を発生し、制御する回路を
機能ブロック線図の形態で示す。

これらは、記憶装置と周辺記憶装置との間でデータを転
送するために利用できる３種類のＩ１０チャンネルであ
る。第１のチャンネルは低速チャンネル（ＬＳＰ　）で
るシ、４対設けられる。各対は入力チャンネルと、出力
チャンネルとを含む。低速チャンネルを介する転送動作
を開始させるために、現行アドレスＣＡとチャンネル制
御アドレスＣＩ。

とが第５図にさらに概略的に示されるレジスタのうち適
切なものにロードされる。第５図によれば、いずれか一
方のグロセッサはＡｉデデー経路及びＡｋｆ−夕経路を
介してレジスタをアクセスする。

レジスフ４０１．４０２，４０５及び４０７は低速入力
チャンネルアドレスレジスタである。これらのレジスタ
は、それぞれ、低速出刃差率動作を実行するために設け
られるそれぞれのレジスタ４０２．４０４．４０６及び
４０８と対を成す。

ＣＡアドレス及びＣＬアドレスは、入力端子において双
方のＣＰＵのためのＡｋｙ’−夕経路の分岐を受取るマ
ルチプレクサ４１０を介していずれか一方のＣＰＵによ
りレジスタ４０１〜４０８のいずれか１うにロードされ
ても良い。

２対の高速チャンネル（Ｈ４Ｆ　）も設けられる。

メモリ基準はこれらのチャンネルを介し、入／出力プロ
セッサ（ＩＯＰ３１）からロードされる入力又は出力現
行アドレスＣＡと、ブロック長ＢＬとをそれぞれ保持す
るレジスタ４２０．４２２及び４２１．４２３を利用し
て形成される。入／出力プロセッサは、基準を始動すべ
き場合及び転送されるワードの数を中央記憶装置に指示
する。これらの高速チャンネルはＣＰＵを介して制御す
ることはできない。

さらにもう２対のＩ１０チャンネルが設けられる。

これらのチャンネルは記憶装置を高速固体回路記憶装置
（ＳＳＤ）とインターフェース接続し、ＣＰＵからのＣ
Ａ７’−夕及びＢＬデデーを低速チャンネル４００〜４
０８がＣＡデデー及びＣＬデデーを受取るのと全く同じ
ように受取るレジスタ４２４及び４２６′ｆｃ利用して
入力又は出力の転送を開始し、制御する。この場合、Ｂ
ＬはＳＳＤから転送すべきデータのゾロツクの数を指定
し、各ブロックは複数のデータワードを含む。使用され
るＳＳＤは、同時係属出願、名称「ソリッド・ステート
・ストレッジ・デバイスＪ　（５ｏｌｉｄ　Ｓｔａｔｅ
Ｓｔｏｒａｇｅ　Ｄｅｖｉｃ　）出願日（年　月　日、
出願番号　に記載されるようなもの であるのが好ましい。これらのＳＳＤチャンネルはＣＰ
Ｕの制御の下にラシ、いずれか一方のＣＰＵによシマル
チグレクサ４．１０　ｆ：介して動作される。

レジスタ４０１〜４２５は、それぞれ、レジスタ４０１
〜４０８，４２０〜４２５のいずれか１つの選択的ロー
ディングのための適切な命令の発行時に発生される入力
アドレス信号４０９を供給され、基準アドレシングデー
タはそれらのレジスタの入力端子に供給される。レジス
タ４０１〜４２５のいずれか１つがロードされると、対
応するＩ１０チャンネルは動作されてＩ１０メモリ基準
基準金開始する。メモリへの参照はレジスタに最初にロ
ードされる現行アドレスＣＡにおいて始まる。

低速チャンネル４０１〜４０８及び高速チャンネル４２
０〜４２３の場合、チャンネル制限アドレス又はブロッ
ク長さに場合により達するまで参照が進行するにつれて
、アドレスは増分回路４２８及び４２９を介して１だけ
増分される。ＳＳＤチャネルの参照は双方のＣＰＵを介
して常に結合して進行するので、２つのメモリ基準を各
クロックサイクルで達成することができる。従って、レ
ジスタ４２４〜４２５のアドレスは各基準サイクルにつ
＠２つずつ増分される。当初、レジスタ４２５は参照が
行なわれないときに１だけ増分される。

ＳＳＤチャンネル制御回路４２７は、ＳＳＤ始動アドレ
ス及びＢ　Ｌ　ｚ４ラメータをＳＳＤに供給し且つマル
チプロセッサとＳＳＤとの間に転送プロトコルを提供す
るＳＳＤインターフェースケーブルに設けられる。

このシステムは、Ｉ１０転送の完了時に発生するエカ割
込みをフレキシブルに処理する。エカ割込みがＣＰＵに
よシサービスされるように、そのようなことを指示する
フラグをＣＰＵの活動交換レジスタ２６６においてセッ
トしなければならない。これにより、ＣＰＵはＩ１０チ
ャンネルの割込みをサービスするためにＣＰＵはモニタ
モードに入る。どのＣＰＵが割込みをサービ′スするか
の選択は、適切なフラグをセットする選択されたＣＰＵ
の交換レジスタにＣＰＵ　］、１０割込み信号を提供す
るエバ制御回路２５２において実行される。ＣＰＵ　Ｉ
１０割込みは、いずれか一方のＣＰＵが交換動作を進行
している場合又は一方のＣＰＵがモニタモードにある場
合にＩ１０制御回路２５２によシ発生される。すなわち
、Ｉ１０制御回路２５２は、不要なＩ１０割込みを遅延
させるか又は阻止する手段を提供する。たとえば、ＣＰ
Ｕが交換ゾロセスにある場合、その交換は定義上はＩｌ
ｏをサービスするオペレーティングシステム（すなわち
モニタモード）に対するものであり、この場合、交換中
のＣＰＵも、他方のＣＰＵも割込みの必要はない。いず
れのＣＰＵもモニタモード又は交換ゾロセスにない場合
、Ｉ１０割込みは以下の方式に従って進行する。一方の
ＣＰＨの活動交換レジスタ２６６が外部割込みモード選
択ビット又はフラグビット（オペレーティングシステム
による操作のために提供される）を有する場合、Ｉ１０
割込みはそのＣＰＵで発生される。いずれのＣＰＵの外
部割込みビットもセットされていない場合、割込みは、
試験・セット命令についての発行を保持しているＣＰＵ
に向かって導かれる。これらの条件のいずれもが双方の
ＣＰＨについて存在する場合又は存在しない場合には、
Ｉ１０割込みは現在割込み中のチャンネルへの割込みを
サービスした最後のＣＰＵに導かれる。すなわち、１回
のし勺割込みをサービスするために唯一台のＣＰＵが割
込まれ、オペレーティングシステムによシ外部割込みモ
ード選択７２グを介して又はＣＰＵの動作条件によシ決
定されるように最も望ましいＣＰＵが選択される。

マルチプレクサ及び制御回路４４０〜４４２及び４４３
〜４４５は対応するレジスタの出力端子のいずれか１つ
の出力を、後述するＣＰＵのＩ１０メモリ基準制御・メ
モリアドレス選択回路の対応するものに切換えるために
設けられる。マルチプレクサ４４２と制御回路４４５は
、第１１図及び第１２図によシ詳細に示されるように、
チャンネル優先順位及びメモリ競合に従ってＩ１０基単
要求の処理を制御する。レジスタ４４０及び４４３は）
」択されたレジスタのＣＡをＣＰＵ０及びＣＰＵ　１の
Ａｔデータ経路に提供し、基準動作の進行を監視できる
ようにする。

レジスタ４０１〜４０８及び４２０〜４２５に現在ろる
メモリ基準要求のうちどれの制御が谷基準サイクルで進
行するかは、第１１図に示される１力基準制御方式によ
シ決定される。第１１図の基準制御方式はＣＰＵ　Ｏを
介して進行する基準に対応し、第１２図の基準制御はＣ
ＰＵ　ｌを介して進行する要求に対応する。低速チャン
ネル０〜７を介する基準要求は、常に、ＣＰＵの基準制
御回路のそれぞれについて４つの優先順位群又は優先順
位対を形成するために高速チャンネル又はＳＳＤチャン
ネルからの要求に対して促成される。すなわち、顕著な
基準要求対５０１及び５０２，５０３及び５０４．５０
５及び５０６．５０７及び５０８．５０９及び５１０，
５１１及び５１２．５１３及び５１４．５１５及び５１
６は、それぞれの対の優先順位決定回路５２０〜５２７
によル監視され、それによって優先順位決定される。回
路５２０〜５２３及び５２４〜５２７からの優先順位基
準要求は、次に、回転ペースでそれぞれのタイムスロッ
ト回路５３０及び５３１によシさらに優先順位決定され
るので、各優先順位群は４クロック周期ごとに１つの基
準を許容される。高速チャンネル（Ｈ４Ｆ　）基準又は
ＳＳＤ基準が進行を許される場合、タイムスロットは継
続する前に１６の基準が形成されるように停止する。す
なわち、Ｉ１０チャンネル優先順位が決定され、回路４
４２及び４４５はそれに相応してエカ基準要求をｒ−ト
する。

ＣＰＵにおいて発生するメモリ基準は第１３図に示され
るポート基準制御回路により発生され、制御される。第
１３図は各ＣＰＨについて全く同じ構成を示す。メモリ
基準アドレスレジスタ５５１〜５５３は、Ａｏデデー経
路を介してポートＡ、Ｅ及びＣについての相対メモリ基
準アドレスを受取る。この相対アドレスはそれぞれの加
算回路５５４〜５５６において、現在実行中のＣＰＵジ
１１ノに対応する交換ノ母、ケージから収集されるデー
タベースアドレスと加算される。この加算はメモリポー
ト動作の最初の２つのクロックサイクルで実行される。

第１回のクロックサイクルにおいて、メモリ基準アドレ
スレジスタ５５１〜５５３には相対メモリアドレスがロ
ードされ、それぞれ対応するレジスタ５５７〜５５９に
はそれぞれのｆ−）５４０〜５４２を介して交換パツケ
ージからのデータベースアドレスがロードされる。次の
クロックサイクルにおいては、加算はそれぞれの加算回
路５５４〜５５６で実行され、それぞれのレジスタ５５
１〜５５３に戻され、ロードされる。その後、レジスタ
５５７〜５５９は増分レジスタとして動作し、選択され
る増分はＡｋデデー経路に沿ってｆ−）５４０〜５４２
のうち適切な１つのダートを介して搬送される。メモリ
基準アドレスレジスタ５５１〜５５３に存在するメモリ
基準はポートＡ、ポートＢ及びポートＣの基準制御回路
５６１〜５６３の制御の下にそれぞれ進行する。

これらの回路は、それぞれ、４つのメモリ部分競合解決
回路のそれぞれからの対応するポート競合信号と、それ
ぞれのポートについての「ゴーポート」信号とを受取る
。デーポート信号は、メモリ動作命令がＣＩＰを出たこ
と及び「ゴーポート」信号を発生するポートによシメモ
リ基準を発生すべきであることを指示する。各制御回路
５６１〜５６３は、命令発行制御回路すなわちＣＩＰに
おいて前述の予約７ラグをクリアするためにポート予約
解除信号を発生する。このフラグは、コ９−ポート信号
が発生されたときにセットされる。制御信号出力は、一
般に、制御回路の制御機能を実行するためのハードウェ
ア規定を表わす。ボー）Ａについて制御回路５６１のみ
が図示されているが、各制御回路５６１〜５６３は、ベ
クトル転送のためのＶＬレジスタからの！ロック長パラ
メータ又はＢ又はＴレジスタ転送のためのＡｉｙ’−夕
経路からのＡｔを受取シ且つ基準をカウントし、転送の
完了を通知する基準長制御回路５４５を含む。

この時点で、ポート予約解除信号が発生される。

基準要求が許可されるたびに、メモリ基準アドレスはそ
れぞれの加算回路において増分される。ボー）Ｃの制御
回路５６３は、さらに、記憶装置への書込みベクトルデ
ータの要求が進行許容されたときにベクトルレジスタに
デーメモリデータ信号を供給する。

スカシ、ｌ１０１取出し及び交換の要求についての基準
制御回路を第１４図、第１５図及び第１６図にそれぞれ
示す。スカシ基準動作は独特の性質を有するので、独自
の制御回路を有する。スカラ基準命令は、スカラ基準命
令の前にボー）Ａ、Ｂ及びＣの予約がクリアされている
ことを要求する。

これは、スカシ基準要求が／−１０の基準要求とＯＲ演
算され、ポートＡ及びＢの読出しデータ経路は回路の利
用率を最大限に高めるために使用されるためである。し
かしながら、希望に応じてスカシ基準のために全く別個
の経路を設けても良い。

スカシ要求は唯一つの記憶場所に対するもので、従って
増分回路は不要である。データベースアドレス、Ａｈデ
デー及びｊｋｍデータの加算回路５７０で実行され、そ
の結果はスカラメモリ基準アドレスレジスタ５７１に搬
送される。スカラメモリ基準はスカシ基準制御回路５７
２の制御の下にスカラメモリ基準アドレスレジスタ５７
１に保持される。この制御回路５７２は競合解決回路網
からの、ｊ？　−トＣ競合信号と、発行スカシ基準信号
とを受信し、スカラメモリ基準命令の発行を指示する。

他の基準要求とは異なシ、２つまでのスカシ基準が発生
され、同時にそれらは顕著である。ただし、それらの要
求は唯一の基準要求を必要とすることが認識される。

各ＣＰＵは、第９図及び第１０図のＩ１０メモリアドレ
ス回路のそれぞれからレジスタ５７５のＶＯ基準要求ア
ドレスの５つのＬＳＢを受取る第１５図のＩ１０基準制
御回路を有する。エカ基準制御回路５７６は競合解決回
路網からのＩ１０競合信号と、Ｉ１０メモリ要求信号と
を受信し、有効エカ基準要求を指示する。基準制御回路
５７６は要求される基準のためのアドレス及び経路を制
御するために設けられる。

第１６図は、メモリへの取出し又は交換基準要求を制御
する回路を示す。命令基底アドレス及びプログラムカウ
ンタ（Ｐ）データは加算回路５８０によシ受取られ、取
出し又は交換アドレスレジスタ５８１への入力のために
加算される。常に３２ワードの長さでおる取出し動作の
ための範囲検査は、命令制限アドレスを越えたときに取
出し、交換制御回路５８３への取出し放棄信号を発生す
るために加算回路５８０の出力及び命令制限アドレスを
受取る取出し範囲検査回路５８２で実行される。取出し
・交換制御回路５８３は、さらに、取出し又は交換要求
信号と、取出し又は交換進行信号とを取出し又は交換競
合解決回路網３４５から受取る。交換アドレスレジスタ
５８４は、新しい交換ノクッケージからのローディング
のためにＡｊデデー経路及びポートＣメモリ読出しデー
タを受取る。交換アドレスレジスタ５８４の出力は、古
い交換パッケージを記憶するためにポートＣメモリ書込
みデータとなｐ１取出し又は交換アドレスレジスタ５８
１に送られる。取出し・交換制御回路５８３は取出し又
は交換動作、たとえば、データが利用可能でおることを
命令バッファに信号で通知する動作又は交換パラメータ
レジスフに対して交換・やラメータを入出力する動作な
どのためにアドレス経路及びデータ経路を制御する。

１つのメモリ部分へのメモリ基準要求が競合解決回路網
により進行を許可されたとき、メモリ部分の内部の参照
されるべき場所を指定する基準アドレスの最上位の１７
ビツトは記憶装置の適切なメモリ部分アドレシング回路
網にダートされる。

第１７図のメモリアドレス選択回路はこの目的のために
設けられる。ボー）Ａ％　ｚ−）Ｂ１７Ｊｅ−トＣ１ス
カラ、Ｉｌｏ又は取出し又は交換に関する基′＄要求は
、参照の進行が許可されたときに第１７図の回路により
適切なメモリ部分へｒ−）される。

グー）６００は、ポートＣ基準要求アドレス又はスカラ
基＄要求アドレスを選択するために設けられる。ダート
６０１〜６０４は、ポートＡ１ポー）Ｂ、ｄ？−）Ｃ又
はスカシの基準要求アドレスを状況に応じて選択するた
めに設けられる。ｒ−）６０５〜６０８は、ゲート６０
１〜６０４の出力、Ｉ１０基準アドレス又は取出し又は
交換基準アドレスを選択するために設けられる。すなわ
ち、ポートＡ１ポートＢＳ　ポートｃ、スカラ、Ｉｌｏ
又は取出し又は交換基準アドレスのいずれか１つか４つ
のメモリ部分アドレシング回路網のいずれか１つ全弁し
てゲートされる。

範囲検査回路６２０〜６２３は、基準アドレスが指定の
範囲の内部にあることを保証し且つ適切なときにそれぞ
れのメモリ部分に基準放棄信号を発生するために設けら
れる。範囲制限レジスタ６１０は、ポートＡ１ポートＢ
１ポートＣ及びスカシの基準に関する交換／ｆツケージ
からデータ基底アドレス及びデータ制限アドレスを受取
る。前述のように、取出し基準範囲検査は第１６図の取
出し範囲検査回路５８２において実行され、それによｐ
発生される放棄信号は範囲検査回路６２０〜６２３のそ
れぞれに入力される。Ｉ１０アドレ／ング又は交換につ
いては範囲検査能力は提供されない。

記憶装置への各書込み基準のためのデータは滴切なレジ
スタ又はＩ１０チャンネルから適切なメモリ部分に導か
れる。前述のように、記憶装置への書込み基準はポー）
Ｃ又はＩ１０ポ〜トを介して実行される。メモリ書込喫
デーク選択は第１８図に示される回路で実行される。ダ
ート６５０は、検査バイト発生回路６５１への入力のた
めにポートＣのＡｔデータ経路、Ｂデータ経路、ｓｉデ
デー胚路、Ｔデータ経路又はＶｊデデー経路からのデー
タを選択する。ベクトルデータの競合解決回路１１５２
９０への伝幡には３クロックサイクル分の遅延がラシ、
メモリ部分競合信号がＣＰＵのレジスタへ戻るのに１ク
ロックサイクル分の遅延があるため、競合が発生したと
きに、１つにつき１ワードずつベクトルデータの３つの
ワードを保持する３つのデータスタッキングレジスタ６
５５〜６５７が設けられる。ゲート６５０は、必要に応
じて第１のワード全保持する。ダート６５８は、ポート
Ｃに入力される３つのデータ経路の中から選択を行なう
。ボー）Ｃ書込み動作が進行を許可されたとき、ｅ−）
６５０は、それぞれ連続する基準サイクルについて１つ
のレジスタ６５５〜６５７の出力を検査バイト発生回路
６５１に順次ｒ−トする。データスタッキングレジスタ
６５５〜６５７のどれが選択されるかは、スタックされ
ているワードの数によって決まる。検査バイト発生回路
６５１は８ビツトのノ４リティ情報ｔｌ−発生し、メモ
リ書込みのために７２ビツトのワードｆ：堤供するため
にこの情報をｒ−トロ５０から受取られる６４♂ツトの
ワードと組合わせる。

ｆ−トロ６０〜６６３は、検査ビット発生回路６５１の
出力又はＩｌｏ　書込みデータを・１択するために設け
られる。すなわち、ＣＰＵ１台につき合わせて２種類の
書込み動作がクロック周期ごとに可能である。

ダート６６０〜６６３に供給される■１０＠込みデータ
は、第１９図の回路における処理の後にＩ１０チャンネ
ルから到達する。低速入力チャンネル０，２．４及び６
の場合、データはＩ１０装置から１６ビツトのワードと
して受取られ、このワードはそれぞれのアセンブリレジ
スタ６７０〜６７３において６４ビツトのワードに組立
てられなければならない。

高速チャンネルＯ及び２と、ＳＳＤ入カデカチャンネル
合には、入力されるデータを緩衝するためにバッファ６
７４〜６８１が設けられる。マルチプレクサ６９０及び
６９１は、ＣＰＵ０及びＣＰＵ　１についてそれぞれの
入力チャンネルからデータを受取シ、それぞれの誤シ修
正・検査バイト発生回路６９２及び６９３への出力のた
めに適切な書込みデータを選択するために設けられる。

これらの回路６９２及び６９３の出力は対応するＣＰＵ
のメモリ書込みデータ選択回路のＩ１０書込みデータ経
路のうち適切なものに供給される。

メモリ部分から適切なＣＰＵレジスク及び１力出力回路
（第２１図）へのメモリ読出し基準動作のためのデータ
ルート指定は、第２０図の回路において実行される。メ
モリ部分のｒ−り読出し経路は、データを一方のＣＰＵ
のＡ、Ｂ、Ｓ、Ｔ又はＶレジスタのそれぞれに又はエカ
出力回路に導くために設けられる選択ダート７０１〜７
０３のそれぞれの一方の入力端子に接続される。Ｖレジ
スタへ向けられるメモリ読出し動作は、８つのＶレジス
タのいずれか１つにデータ経路を切換える付加的なダー
ト７０４を介してルート指定される。ゲート７０４は、
さらに、６つの機能ユニットのいずれか１つの結果又は
Ｓｔデデー経路をＶレジスタヘルート指定することがで
きる。Ｉｌｏへの記憶のために、４つのメモリ部分のそ
れぞれから８ビツトの検査バイトが提供され、Ｉ／１０
出力回路への搬送のためにｒ−）７０３において組合わ
される。

選択ｆ−４７０３の出力は、第２１図に示されるように
マルチプレクシング回路と、バッファ回路と、分解回路
とを含むＩ１０出力回路のうち対応するものによル受取
られる。ファンアウト回路７５０及び７５１はメモリデ
ータ選択回路から７２ビツトのメモリワードを受取り、
現在実行中の選択された基準を実行するチャンネルに従
ってレジスタ７５２〜７５５又はバッファ７５６〜７６
３を分解するためにそのメモリワード全マルチグレタス
する。マルチプレクサ７６５〜７６８は、バッファ７５
６〜７６３の対応する出方を高速出力チャンネルケーブ
ル及びＳＳＤ出カチャンネルヶーゾルのうち対応するも
のにマルチゾレクスするために設けられる。低速チャン
ネルケーブルは２０ビット幅、高速チャンネルケーブル
は７２♂ット幅、そしてＳＳＤチャンネルは１４４ビッ
ト幅であって、クロックサイクルごとに２ワードの動作
能力を支援する。

ベクトルレジスタ 前述のように、本発明のマルチゾロセッサシステムのＣ
ＰＵは米国特許第４１２８８８０号のベクトル処理機械
の改良された構成であるのが好ましい。

この機械においては、本発明の改良された構成と同様に
、ベクトルレジスタ２６０（第５図）はＣＰＨの主演算
レジスタであシ、ベクトル演算は一連のベクトル要素を
処理することにょシ実行される。この処理は常にレジス
タの最初のベクトル要素と共に開始され、関連するベク
トルレジスタの全ての要素が処理されるまで継続する。

この場合、前述のように、１つ又は複数のベクトルレジ
スタがオペランド供給用として指定され、別のベクトル
レジスタはベクトル処理演典中に結果を受取るために指
定され、数学的演算及び論理演算は、全て完全にセグメ
ントされ且つ独立して動作可能である機能ユニットにお
いて実行される。すなわち、複数のベクトルレジスタと
機能ユニットを利用することによシ、並行動作によって
ベクトル処理速度は著しく速められる。

ベクトル結果レジスタは連続するベクトル処理演算につ
いてオペランドレジスタとなることが多いので、結果レ
ジスタの要素がオペランド要素として「連鎖処理」され
ると非常に有利であり、この種の動作は米国特許第４１
２８８８０号のベクトル処理機械においては可能である
。しかしながら、この特許にさらに詳細に記載されてい
るように、連鎖処理は、このシステムにおいては、ベク
トルレジスタ及び関連する機能ユニットを介するベクト
ルデータストリームにおける特定の１つのクロック周期
に限定される。本発明のベクトルレジスタの改良によれ
ば、結果が受取られ、オペランドが必要とされる速度が
原因となって生じるベクトルレジスタ内部のタイミング
競合とは無関係に、結果ベクトルデータストリームの任
意の時点における連鎖処理を可能にすることによりこの
制限を克服する。この「７レキシプル連鎖処理」能力を
実行するために、１つの読出し動作又は書込み動作を実
行するために１クロツクサイクルを必要とするベクトル
レジスタのメモリ回路は、２つの独立してアドレス可能
なパンクとして配列される。

一方のパンクはベクトルの全ての偶数要素を保持し、他
方のパンクはベクトルの全ての奇数要素を保持する。す
なわち、２つのパンクはクロ、クサイクルごとに独立し
て参照される。

各レジスタは、命令発行制御回路内に、適切な命令が発
行されたときにセットされる２つの予約７ラグを有する
。一方のフラグはレジスタをオペランドレジスタとして
予約し、他方のフラグはレジスタを結果レジスタとして
予約する。結果レジスタとして予約され、オペランドレ
ジスタとして予約されなかったレジスタはいつでもオペ
ランドレジスタとして使用することができる。オペラン
ドレジスタとして予約され、結果レジスタとして予約さ
れなかったレジスタは、オペンンド予約がクリアされる
まで結果レジスタとして使用することはできない。双方
の予約がクリアされれｈルジスタを同じ動作においてオ
ペランドと結果の双方に使用することができる。これら
の予約Ｑよ、レジスタ内の適切な制御回路８３０又ｔよ
８３１によシフリアされる。

第２２図によれば、偶数ベクトル要素パンク８１０と奇
数ベクトル要素パンク８２０とが設けられている。ベク
トル書込みデータはデータダート８１０及び８２０を介
してこれらのパンク８１０及び８２０にそれぞれ供給さ
れる。パンク８１０及び８２０への基準のためのアドレ
シングはＭｔ出しアドレスレジスタ８１２及び引込みア
ドレスレジスタ８２２によシ提供される。これらのアド
レスレジスタ８１２及び８２２において発生ずるアドレ
スはそれぞれのｒ−）８１３及び８２３ｔ−介して、ど
の基準動作が実行されようとしているかに従って偶数ベ
クトル要素パンク８１０及び奇数ベクトル要素パンク８
２０に導かれる。動作中、これらのアドレスレジスタに
はゼロアドレスがロードされ、レジスタ８３５又は８３
６には、読出し動作であるか又は書込み動作であるかに
応じてベクトル長レジスタのデータ経路からのベクトル
長パラメータのコピーがロードされる。次に、アドレス
５ｔｄ、、ＶＬレジスタがゼロまでカウントダウンする
まで基準サイクルごとに増分される。ゼロにカウントダ
ウンした時点で、演算は完了し、発行制御回路において
それぞれのレジスタ予約を解除するために信号が発生さ
れる。最下位ビットは、奇数であれ偶数であれどのパン
クにアドレス及び対応するデータが導かれるかを決定す
る。すなわち、一連の読出し又は書込み基準は１つのア
ドレスの最下位ビットの状態に従ってｒ−）８１３及ヒ
ｓ　２３−＋介してパンク間でトグルされる。

アドレス選択ゲート８１４及び８２４はダート８１３及
び８２３からアドレスを受取ると共に、Ｖレジスタへの
スカラ基準のためのＣＰＵのＡｋデータ経路から入力を
それぞれ受取る。グー）　８１３及び８２３は、読出し
アドレスレジスタ８１２に保持される読出しアドレス（
ＲＡ）の下位ピットによシ制御される。すなわち、ＨＡ
は読出されるべきバンクヘダートされ、ＷＡは読出され
るべきでないバンクヘダートされる。選択ｒ−）８１４
は、入力されたいずれか一方のアドレスをメモリパンク
（偶数ベクトル要素パンク）８１０と、アドレス選択ゲ
ート８２４の上方入力端子ヘグートするように制御可能
である。アドレス選択ｆ−）８２４は、その３つの入力
されたアドレスのいずれか１つを奇数ベクトル要素・ぐ
ンク８２０へ送るように制御される。以下にさらに詳述
するように、アドレス選択ｆ−１８１４及び８２４はメ
モリ基準競合が発生した場合を処理する機構を提供する
。

ベクトル要素パンクの可用性はベクトル演ａが進行する
速度ｔｐ定する。すなわち、ベクトル読出し制御回路８
３０はベクトル要素パンク８１０及び８２０からデータ
を読出す中央制御回路である。ベクトル読出し制御回路
８３０は比較器８３２及び制御信号選択ゲート８３３か
らの入力と、ベクトルオペランド発行制御回路とを受取
る。このダート８３３は他の７つのベクトルレジスタの
それぞれからのベクトルデータ動作可能制御信号と、中
央記憶装置基準回路網のＣポートからのゴーメモリデー
タ信号と、ベクトル読出し制御回路８３０の出力端子か
らのベクトルデータ動作可能信号とを受取る。これら９
つの信号のいずれか１つが選択的に切換えられてダート
８３３を介してベクトル読出し制御回路８３０に送られ
、機能ユニット又は中央記憶装置へのベクトルデータの
供給の同期化を進める。

ベクトル読出し制御回路８３０は、さらに、他のベクト
ルレジスタへのベクトルデータ動作可能信号及び機能ユ
ニットタイミングを発生すべきときを決定する際にベク
トル書込み制御回路８３１を監視する。ベクトル演算に
おいてオペランドとして２つのベクトルレジスタが使用
される場合、各レジスタの読出し制御回路は、機能ユニ
ットによる処理のために要素を利用できるときを決定す
るために他のレジスタのデータ動作可能信号を監視する
。双方のレジスタがデータ動作可能信号を有するとき、
各レジスタは機能ユニットに１つの要素を送る。ベクト
ルレジスタを記憶装置に記憶すべき場合、データ動作可
能信号は、要素ｔｌ−書込みのために利用できることを
適切なメモリポートＣに指示し、次に読出し制御回路８
３０はそれ以上のデータを送ることができるときを決定
するためにメモリポートの競合信号を監視する。

ベクトルデータ動作可能信号は、読出し制御装置８３０
が適切なベクトル命令の発行によシ動作され且つ次の条
件の１つが存在するときに発生される＝（１）書込み制
御回路８３１が動作していない。

すなわち全ての要素が有効であシ、レジスタが結果レジ
スタとして使用されない：　（２）　ＲＡは比較器８３
２からのＷＡと等しくない。すなわち、演算に必要とさ
れる要素がレジスタに書込まれている；（３）　ＲＡが
ＷＡと等しく且つ書込み制御回路８３１の入力端子に書
込み進行信号が存在するため、必要な要素が受取られ、
贅込みデータを読出しデー夕選択回路８４０に送られる
べきである；（４）ベクトルデータ動作可能信号が発生
されているが、別の動作可能信号が制御信号選択回路網
８３３から受取られていない。多くの場合、条件（２）
はＲＡがＷＡよシ小さいことを指すが、例外的な特殊な
場合においては、レジスタは同じ演算でオペランドと結
果の双方に使用される。次に、条件（２）はＲＡがＷＡ
よシ大きいことを意味する。この特殊な場合、書込み活
動信号はこの条件に従って１クロック周期だけ遅延し、
読出し動作と書込み動作は同じクロック周期に従って開
始されたので、第１のデータ動作可能信号に条件（１）
によシ発生される。

第１の読出しＲＡが増分されて、ＲＡがＷＡと等しくな
くなると、条件（２）によって読出しが継続される。

ベクトル書込み動作の直接制御は、機能ユニットタイミ
ング回路からの書込み進行信号及びベクトル結果発行信
号を受取るベクトル書込み制御回路８’３１によシ提供
さｎる◇書込み進行信号は、オペランドが機能ユニット
に送られたときにベクトル読出し制御回路において発生
する。書込み進行信号は、機能ユニットのタイミングに
対応するいくつかのクロック周期だけ信号を遅延され、
次にその信号をベクトル書込み制御回路へ搬送する適切
な機能ユニットタイミング回路へ供給される。

ベクトルオペランドの各ブロックに唯一つの書込み進行
信号が提供される米国特許第４１２８８８０号のシステ
ムとは異なシ、本発明のシステムは機能ユニットからの
それぞれの有効な結果出力に対して書込み進行信号を提
供する。書込み進行信号を伴なわない結果は結果レジス
タによシ無視される。すなわち、ベクトル読出し制御回
路８３０は、読出されるべきデータの可用性により発生
する制限を受ける書込みタイミングを間接的に制御する
。

比較器８３２の１つの機能は、同じクロックサイクル中
の同じベクトルメモリパンクに対する読出し要求と書込
み要求の発生全検出することである。この状態において
、競合が発生し、書込み要求は機能抑止され、読出し要
求は進行を許可されるので、機能ユニットへのデータの
流れは中断されない。書込み要求はベクトル書込み制御
回路８３１によシ１クロックサイクルだけ遅延され、書
込みデータはデータ遅延レジスタ８３４においてｌクロ
ツタサイクルだけ遅延される。次のクロックサイクルに
おいて、書込みはベクトル書込み制御回路８３１によシ
ｒ−ト８１１及び８２１のうち適切なものを介して進行
を許可される。ベクトル演算の順次性によりそれぞれ連
続する読出し及び書込みは対向するパンクに強制的に発
生し、従って、遅延された書込みと次の読出し／書込み
要求との間に別の競合は起こシえないので、ベクトルレ
ジスタを介するデータの流れはこの競合によシ影響を受
けることはない。

遅延された書込みが偶数ベクトル要素パンクにあれば、
書込みアドレスは遅延された曹込みに使用される。書込
みアドレスの最下位ビットは増分されているが、最上位
の５つのビットは変化しないので、アドレスは有効のま
まである。遅延された書込みが奇数ベクトル要素パンク
にあるならば、遅延された書込みアドレスの増分は最上
位の５っのビットに変化を生じさせる。すなわち、奇数
アドレス選択ダート８２４の上方入力端子において提供
されるような有効アドレスを偶数ノ々ンクアドレスレゾ
スタから選択しなければならない。

比較器８３２のもう１つの機能は、同じ／ぐンクの同じ
要素に対して読出し要求と書込み要求が同時に発生した
ときを検出することである。この状態が検出されると、
ベクトル書込みデータはデータ経路８４１を介して読出
しデータ選択ダート８４０全通って直接送られる。その
他の場合、このダート８４０はメモリパンク８１０及び
８２０の適切な一方のパンクを適切な機能ユニットに切
換える。

レジスタが同じ演算で結果とオペランドの双方として使
用される場合を除いて、書込み場ｊツ「より大きい記憶
場所に対して読出し要求が決して発生しないことは重要
である。命令発行制御回路は、レジスタが演算にオペラ
ンドとして既に含まれている場合に、レジスタが結果レ
ジスタとして使用されるのを阻止する。

ベクトルレジスタに何らかの参照が行なわれると、活動
交換パッケージ２６６においてビットとして使用されな
いベクトルはクリアされる。これにより、オペレーティ
ングシステムはユーザーコードがベクトルレジスタを参
照しなかったときを検出することができ、この場合、タ
スク間のスイッチング又は交換のときにはベクトルレジ
スタの内容全中央記憶装置に記憶する必要はない。すな
わち、場合によっては交換時間を節減でき、記憶装置の
利用度が低下するので、本発明のデータ処理効率の向上
に寄与する。

本発明のベクトルレジスタは、米国特許第４１２８８８
０号に記載されるシステムの場合と全く同じように機能
ユニットとインターフェース接続されるが、ただし、ベ
クトル読出し制御回路８３０によシ提供されるような機
能動作の進行と連鎖処理と、ベクトルデータ動作可能信
号の機能ユニットに対するタイミングの制御に関して前
述のような相違がある。しかしながら、奇数−偶数ベク
トルメモリ組織によシベクトルメモリへの読出し経路と
書込み経路は別個にされる。これは、上記特許のベクト
ルレジスタメモリ組織では不可能であった。すなわち、
以下にさらに詳細に説明するように、本発明のシステム
のベクトルレジスタから主記憶装置へのインターフェー
スは記憶装置に至る別個の読出しデータ経路及び書込み
データ経路を含み、この点においては米国特許第４１２
８８８０号に示されるインターフェースとは異なる。

このように、本発明のベクトルレジスタの′ノ′−キテ
クチャは、フレキシブル連鎖処理の採用によシコンピー
ータの速度を利用するために必要なソフトウェアの量を
減少させるものである。従って、ベクトル処理並行度は
高められ、著しく旨い処理速度が可能になる。

動作 以上のことかられかるように、本発明のマルチプロセッ
サシステムは多重タスク処理用のｗＬ用マルチグゾロッ
サシステムヲ提供する。システムレベルにおいて、共用
レジスタ及びり２スタ能力により異なるジョブの独立し
たタスク又は１つのジョブの関連するタスクを並行して
実行することができる。オペレーティングシステムは周
期的にジョブ要件を解析し、処理効率及び処理速度をで
きる限９高くするためにプロセッサ間でジョブ又はタス
クの割当てを制御するのが好ましい。たとえば、共用レ
ジスタ及び／又は中央記憶装置を介して、他のプロセッ
サと並行して関連タスクのいくつかを処理する各プロセ
ッサと通信する複数のプロセッサにおいて単一のノ＝ａ
ｆを実行しても良く、あるいは、異なるジー１ｆの独立
したタスクを各プロセッサで実行するためにプロセッサ
を互いに独立して利用しても良い。この動作性能は、多
重タスク処理が不要である場合に非常に望ましい。クラ
スタ構成により、さらに、１台のプロセッサがディスエ
ーブルされた場合でも多重処理ジョブを実行することが
できる。この状態において、オペレーティングシステム
は唯一つのゾロセッサヲ共用しソスタの特定のクラスタ
に割当て、全てのタスクをそのプロセッサにより順次実
行されるように割当てる。

オペレーティングシステムによる多重タスク処理の制御
は共用レジスタによシ、さらに詳１１１１には共用デー
タ、臨界コード領域及びＩ１０チャンネルなどの共用ハ
ードウェア資源の同期化により稈易になる。さらに、共
用レジスタは、複数の臨界コード領域を独立して同期化
させることによりオペレーティングシステムの多重系処
理を容易にする。

臨界コード領域とはディスク割当て表、ジョブ及びタス
クキュー、メッセーノキューなどである。

オペレーティングシステムハ、プロセッサをジョグ／タ
スクに対してマルチ！レタスし、インターリーグするジ
ョブスケジューラを含んでいても良い。この動作モード
において、ジョブはｒ−タセットとして開始し、ノｇ／
スケノー−ラによシ動作のためにスケノー　１７７グさ
れる。次に、ノヨプは中央記憶装置にロードされ、この
時点でノヨゾスケゾーーラは多重タスク処理を実行する
ためにジョグについて１台又は置数のプロセッサをスケ
ソニーリングする〇 本発明のマルチプロセッサの多重タスク処理能力は、多
重ポートメモリ構成、競合解決回路網及び介在配列メモ
リパンク組織によシさらに高められる。システムレベル
において、競合解決回路網と介在配列メモリパンク構成
とは組合わされて、競合に関連する基準遅延を最小限に
抑えると共に、同時に同じパンクに対する全てのメモリ
資源の保全性を維持する。さらに詳細には、多くの状態
において、複数のメモリ基準は様々に異なるポートを介
して同時に実行される。さらに、競合解決回路網は基準
要求を優先順位決定し、それによシ、潜在的な競合は回
避され、下位優先順位要求は従属される。多重ポート構
成の別の面によれば、Ｉ１０基準は要求を行なうプロセ
ッサとは無関係にいずれかのプロセッサについてのＩ１
０ポートを介して進行し、ＳＳＤに対する晶速Ｉ１０転
送の場合には、双方のプロセッサの■カポートはきわめ
て高いデータ転送速度全達成するために使用される。

１つのプロセッサレベルにおいて、多重ポートメモリ組
織はメモリからメモリへのデータストリーム動作を可能
にし、ポートＡ又はＢは記憶装置からのベクトル取出し
基準を処理し、ｙＪ？−）Ｃは並行してベクトル記憶動
作全処理する。たとえば、２つのベクトルレジスタがポ
ートＡ及びＢを介して中央記憶装置から同時にロードさ
れ、一方、ポーＩｃは同時にベクトルレジスタからの結
果を中央記憶装置に戻し、記憶するために利用される。

この動作により、プロセッサのデータストリーム及び処
理並行能力は著しく高められる。

本発明のマルチプロセッサのシステムのデータストリー
ム能力は、さらに、ベクトルレジスタのハードウェア自
動フレキシブル連鎖処理能力によっても高められる。各
ベクトルレジスタにおいて奇数−偶数メモリパンク組織
を利用すると、第ｌの結果が受取られるクロック周期及
びそれらが受取られる速度とはほぼ無関係に、結果ベク
トルレジスタをオペランドレジスタとして使用できる。

ベクトルレジスタメモリの組織によシ、各レノスタは２
つの独立したアドレ７ング制御回路葡有するので、オ（
ランドレジスタを結果レノスタとして利用することもで
きる。すなわち、ベクトルレジスタをよシ効率の良い方
式で、大量の機能ユニットと関連して並行して利用でき
るので、全体的な処理並行度は著しく高められる。この
フレキシブル連鎖処理能力は自動的にハードウェアで行
なわれるため、処理速度はソフトウェアへの依存性をさ
らになくシ、同様に、グログラミングの複雑さとオーバ
ヘッドは減少される。

【図面の簡単な説明】

第１図は、本発明のシステム全体の組織のブロック線図
、 第２図は、本発明の緊密結合通信回路の概観を示すブロ
ック線図、 第３図及び第４図は、本発明の緊密結合通信回路の機能
ブロック線図、 ＷＪ５図は、本発明のＣＰＵインターフェースに至る記
憶装置ポートの機能ブロック線図、第６図（、）及び第
６図（ｂ）は、本発明の競合解決回路網の機能ブロック
線図、 第７図及び第８図は、本発明の競合解決回路の一部の機
能ブロック線図、 第９図及び第１０図は、本発明の■ハメモリ基準発生・
制御回路の機能ブロック線図、第１１図及び第１２図は
、本発明のＩ１０基準優先順位決定回路の機能ブロック
線図、 第１３図は、本発明のＣＰＵメモリ基準発生・制御回路
の機能ブロック線図、 第１４図は、本発明のスカラ基準制御回路の機能ブロッ
ク線図、 第１５図は、本発明の別のＩ１０基弗制御回路の機能ブ
ロック線図、 第１６図は、本発明の取出し・交換基準制御回路の機能
ゾロツク線図、 第１７図は、本発明のメモリアドレス選択回路の機能ブ
ロック線図、 第１８図は、本発明のメモリ書込みデータ選択回路の機
能ブロック線図、 第１９図は、本発明のＩ１０人力データチャンネルの機
能ブロック線図、 第２０図は、本発明のメモリ読出しデータ経路指定回路
の機能ブロック線図、 第２１図は、本発明のＩ１０出力データチャンネルの機
能ブロック線図、及び 第２２図は、本発明のベクトルレジスタの（幾能ブロッ
ク線図である。 １０．１１・・・ベクトルプロセッサ、１２・・・中央
記憶装置、２０・・・ＣＰＵ　Ｉ１０制御装置、３０・
・・ＳＳＤ。 ３１・・・入出カプロセッサＩＯＰ、４０・・・大容量
記憶装置、５０・・・通イト制御回路、１４０・・・共
用レジスタ制御回路、１６０・・・セマフォレジスタ、
１９５・・・共用リアルタイムクロック（ＲＴＣ）レジ
スタ、２００・・・共用レジスタ、２６０・・・ベクト
ルレジスタ、２９０・・・メモリ競合解決回路網。 以下余白 第１頁の続き 優先権主張　０１９８坪４月２５日［相］米国（ＵＳ）
０４８８０８２０発　明　者　リー　ヒゲビー　アメリ
カ合衆国、イツ、サウス　ベルモ リノイ　６０００５．アーリングトンハイント　アベニ
ュ　１５０７ 手続補正書（方式） ％式％ １、事件の表示 昭和５９年　特許願　第８１２３８号 ２、発明の名称 コンピュータ・ベクトル多重処理制御装置３、補正をす
る者 事件との関係　特許出願人 名　称　クレイ　リサーチ、インコーホレイティド４、
代理人 （外４　名） ６、補正の対象 （１１ａ＠の「出願人のに表者」の欄 （２）委　任　状 （３１図　面 （４１明　細　目 ７、補正の内容 （１１２１別紙の通り （３）図面の浄書（内容に変更なし） （４）明細書の浄書（） ８、添附曹類の目録 （１）訂正願書　１通 （２１委任状及び訳文　各１１ｆｆｉ （３）浄書図面　１通 （４）浄書　明細書　１通

Claims (1)

1. 【特許請求の範囲】 １゜複数のアクセス経路を有する中央記憶装置と： それぞれが内部情報経路を有し、それぞれが複数のホー
   トラ介して該中央記憶装置のアクセス経路に接続される
   複数の処理装置であって、該ポートは該処理装置から該
   内部情報経路を介して基準要求を受取ると共に、該アク
   セス経路を介して該中央記憶装置へのメモリ基準全発生
   し且つ制御するものと； １つ又は複数の共用レジスタ、及び該共用レジスタがプ
   ロセッサ内勤作に比例する速度でアクセスされるように
   該共用レジスタを該処理装置のそれぞれの該内部情報経
   路に接続する手段と：を具備するマルチプロセッサシス
   テム。 ２、複数のアクセス経路を有する中央記憶装置と： それぞれが内部データ経路を有し、それぞれが複数のポ
   ートを介して該中央記憶装置のアクセス経路に接続され
   る複数のベクトル処理装置であって、該ポートは該ベク
   トル処理装置から該内部データ経路を介して基準要求を
   受取ると共に、該アクセス経路を介して該中央記憶装置
   へのメモリ基準を発生し且つ制御するものと； １つ又は複数の共用レジスタ、及び該共用レジスタがプ
   ロセッサ内勤作に比例する速度でアクセスされるように
   該ベクトル処理装置のそれぞれの該内部データ路に該共
   用レジスタを接続する手段とを具備し、 該ベクトル処理装置のそれぞれは、 それぞれが配列された一組のデータの複数の要素を保持
   する複数のベクトルレジスタと；オペランドを受取る入
   力端子と結果全出力する出力端子とを有する少なくとも
   １つの演算又は論理機能ユニット、及び連続する演算の
   オペランドを受取る一方で、まだ完了していない演算の
   データを保持するセグメントされた手段全台む機能ユニ
   ットと： 該ベクトルレジスタと関連し、プログラム命令に応答し
   て個々のベクトルレジスタを該中央記憶装置への又は該
   中央記憶装置からのデータ転送のために選択的に接続し
   、個々のベクトルレジスタを該中央記憶装置への又は該
   中央記憶装置からのデータ転送のために選択的に接続し
   、機能ユニットへオペランドとしてデータを転送し且つ
   機能ユニットから結果を受取るために個々のベクトルレ
   ジスタを選択的に接続する経路選択手段と：該ベクトル
   レジスタと関連し、プログラム命令に応答し、ベクトル
   レジスタの順序づケサれター組のデータの要素を機能ユ
   ニットに転送するためにベクトル処理演算においてオペ
   ランドレジスタとして選択されるベクトルレジスタと関
   連して動作し、結果ベクトルを表わす順序づけされた一
   組のデータの要素として機能ユニットから転送される連
   続する結果全受取シ、記憶するためにベクトル処理演算
   において結果レジスタとして選択されるベクトルレジス
   タと関連して動作する制御手段と金含む マルチプロセッサベクトル処理システム。 ３、プロセッサ間で共用される中央記憶装Ｎを含み、各
   プロセッサは制御情報及びデータ情報のための内部経路
   を含み、各プロセッサは、該内部経路から基準要求を受
   取シ且つ中央記憶装置への基準を発生し、制御する１つ
   又は複数のホートラ介して該中央記憶装置と通信するマ
   ルチプロセッサデータ処理システムのプロセッサ内直接
   通信方法であって、該方法は、 ａ）該プロセッサのいずれか１つによシ該内部経路を介
   して直接アドレスされうる複数のセマフォレジスタを提
   供する過程と； ｂ）該プロセッサのいずれか１つによシ該内部経路を介
   して直接アドレスされうる複数の情報レジスタを提供す
   る過程と； ｃ）該セマフォレジスタ及び該情報レジスタ２複数のク
   ラスタに編成する過程と； ｄ）もしあるならばプロセッサが該クラスタのうちどれ
   をアクセスしうるかを示すコードを保持するために各プ
   ロセッサにクラスタコードレジスタを提供する過程と： ｅ）該クラスタコードレジスタに保持されるコード全変
   更することによシアクセスを制御する、該マルチプロセ
   ッサシステムのオペレーティングシステムを利用して、
   プロセッサによる該クラ′スタへのアクセスを制御する
   過程と： ｆ）　ｔｆ報レジスタの状態又は１つのプロセッサにお
   けるソフトウェア条件の状態を示すコードを保持するこ
   とができるクラスタと関連するセマフォレジスタによっ
   て、プロセッサによる該情報レジスタのそれぞれへのア
   クセス全制御する過程と；から成る方法。 ４、プロセッサ間で共用される中央記憶装置を含み、各
   プロセッサは制御情報及びデータ情報のための内部経路
   を含み、各プロセッサは、該内部経路から基準要求を受
   取シ且っ中央記憶装置への基準を発生し、制御する１つ
   又は複数のポートを介して該中央記憶装置と通信し、プ
   ロセッサ内勤作に比例する速度で該内部経路を介してゾ
   ロセッサのいずれか１つによシ直接アクセスされうる複
   数（ＤＭ報レジスタをさらに含むマルチプロセッサデー
   タ処理システムにおいてプロセッサ内通信を制御する方
   法であって、該方法は、 ａ）該情報レジスタを複数のクラスタに編成する過程と
   ； ｂ）　プロセッサにょシ実行されているソフトウェアタ
   スクの演算状態を示す情報を保持するために該情報レジ
   スタのいくつかのもの全指定する過程と： Ｃ）該クラスタのそれぞれへのアクセスヲ該プロセッサ
   のうちいくつかのものに制限する過程と：ｄ）情報レジ
   スタの該いくつかのものに維持される状態情報を試験し
   、セットし、クリアすることによシ同じクラスタをアク
   セスすることが許された異なるプロセッサの間での情報
   の転送全調整する過程と： から成る方法。 ５、プロセッサ間で共用される中央記憶装置ヲ含み、各
   プロセッサは制御情報及びデータ情報のための内部経路
   −全含み、各デロセ、すは、該内部経路から基準要求を
   受取シ且つ中央記憶装置への基準を発生し、制御する１
   つ又は複数のホートラ介して該中央記憶装置と通信し、
   プロセッサ内勤作に比例する速度で該内部経路を介して
   直接アクセスされうる複数の情報レジスタをさらに含み
   、該情報レジスタは複数のクラスタに編成され、プロセ
   ッサによるいずれか１つのクラスタへのアクセスはプロ
   グラム可能であるマルチプロセッサデータ処理システム
   において複数のプロセッサの間のソフトウェアジョブを
   多重タスク処理する方法であって、該方法は、 ａ）該中央記憶装置に記憶されるオペレーティングシス
   テム全提供する過程と； ｂ）該オペレーティングシステムを実行のために該プロ
   セッサの１つに呼出す過程と：ｃ）該オペレーティング
   システムによシ該ジョブのデロセ、す要件全解析する過
   程と：ｄ）該ジョブと関連する１つ又は複数のタスクを
   該オペレーティングシステムヲ介して該プロセッサの１
   つ又はいくつかに割当てる過程と：ｅ）該プロセッサに
   よる該クラスタへのアクセスを該オペレーティングシス
   テムを介してプログラムする過程と： ｆ）該タスクを該プロセッサにより実行させる過程と： ｇ）過程ｂ）からｔ）’を反復する過程と；から成る方
   法。 ６、機能ユニッ）ｆ介して処理するための順序づけされ
   たデータのアレイを処理する複数のベクトルレジスタを
   それぞれ有する２つ又は３つ以上のプロセッサと、プロ
   セッサ間で共用される中央記憶装置とを含み、各プロセ
   ッサは制御情報及びデータ情報のための内部経路金倉み
   、各プロセッサは、該中部経路から基準要求全受取り且
   つ中央記憶装置への基準全発生し、制御する１つ又は複
   数のポートを介して該中央記憶装置と通信し、プロセ、
   す内勤作に比例する速度で該プロセッサのいずれか１つ
   により該内部経路金倉して直接アクセスされうる複数の
   情報レジスタをさらに含むベクトル処理システムにおけ
   る多重処理方法″″ｆ：あって、該方法は、 ａ）処理されるべき順序づけされたベクトルデータのア
   レイを該中央記憶装置に記憶する過程と；ｂ）実行され
   るべきジョブと関連するスカラ情報及びアドレス情報を
   該中央記憶装置に記憶する過程と； Ｃ）該プロセッサの１つに該スカラ情報及びアドレス情
   報を検索させると共に、該アドレス情報と関連する処理
   されるべきベクトルデータを検索させる過程と： ｄ）データの結果ベクトル又は結果スカラデータを発生
   するために該１つのプロセッサを介して該ベクトルデー
   タを処理する過程と； ｅ）データの該結果ベクトルを該中央記憶装置のいくつ
   かの記憶場所に記憶する過程と：ｆ）該結果スカラデー
   タと、該中央記憶装置におけるデータの該結果ベクトル
   の場所を示す新しいアドレス情報とを該情報レジスタに
   記憶する過程と； ｇ）該プロセッサのうち異なる１つのプロセッサが該中
   央記憶装置からデータの該結果ベクトルを検索し、さら
   に処理を実行できるようにするために、該異なるプロセ
   ッサに該情報レジスタから該結果スカラデータ及び新し
   いアドレス情報を検索させる過程と； から成る方法。 ７、複数のアクセス経路を有する中央記憶装置と： それぞれが内部情報経路を有し、それぞれが複数のポー
   ）１−介して該中央記憶装置のアクセス経路に接続され
   る複数の処理装置であって、該ボートは該処理装置から
   該内部情報経路金倉して基準要求を受取ると共に、該ア
   クセス経路金倉して該中央記憶装置へのメモリ基準を発
   生し、制御するものと； スカラ情報及びアドレス情報を記憶し、それぞれが該プ
   ロセッサによる直接アドレシングのために該プロセッサ
   の該内部情報路に接続される′６を数の共用情報レジス
   タと； それぞれが該プロセッサのいずれか１つによシッフトウ
   エア命令を介してセット、クリア又は試験可能であシ、
   該プロセッサにおいて実行されるジョブの間の情報の転
   送全調整するソフトウェア手段全提供するために、それ
   ぞれが該情報レジスタの１つと関連する複数のセマフォ
   レジスタと；全具備するマルチプロセッサシステム。 ８、複数のアクセス経路を有する中央記憶装置と： それぞれが内部情報経路金有し、それぞれが複数のポー
   ト全弁して該中央記憶装置のアクセス経路に接続される
   複数の処理装置であって、該ポートは該処理装置から該
   内部情報経路を介して基準要求を受取ると共に、該アク
   セス経路を介して該中央記憶装置へのメモリ基準を発生
   し、制御するものと； それぞれが該ゾロセッサのいずれか１つによる該内部情
   報経路全弁する直接アドレシング全許容するように接続
   される共用情報レジスタ艇ら成る複数のクラスタと： それぞれが該情報レジスタのクラスタの対応する１つの
   クラスタと関連するセマフォレジスタの複数のクラスタ
   で、該セマフォレジスタは、それぞれ、該プロセッサの
   いずれか１つが該内部情報経路を介してその内容を直接
   試験し且つセット又はクリアすることができるように接
   続されるものと： 該プロセッサは、それぞれ、該情報レジスタ又はセマフ
   ォレジスタをアクセスしようとするプロセッサを該クラ
   スタの１つに方向づける又はプロセッサが該クラスタの
   いずれか１つをアクセスするのを阻止するようにグロダ
   ラム可能である関連するアクセス制御手段を有し； 該プロセッサは、それぞれ、セットされるべきレジスタ
   が既にセットされているときはプロセッサがセマフォレ
   ジスタ試験・セット命令を発行するのを阻止し、レジス
   タがクリアされるまでセット命令の発行全保持する命令
   発行制御手段とも関連し； プロセッサによる試験・セット命令の保持を監視し、該
   プロセッサの特定のものが発行しようと待機している試
   験・セット命令を発行することができる可能性がないと
   きに該プロセッサの少なくとも１つを割込むデッドロッ
   ク割込み手段と全具備スるマルチプロセッサシステム。 ９、それぞれが順序づけされる一組のデータの複数の要
   素全保持する複数の独立してアドレス可能なメモリバン
   クを含む複数のベクトルレジスタと： オペランドを受取る入力端子と結果を出力する出力端子
   とを有する少なくとも１つの演算又は論理機能ユニット
   で、連続する演算のためのオペランドを受取る一方で、
   まだ完了していない演算のゲータ全保持するセグメント
   された手段を含むものと： 該ベクトルレジスタと関連し、プログラム命令に応答し
   て、中央記憶装置へ又は該中央記憶装置からデータ全転
   送するために個々のベクトルレジスタを選択的に接続し
   、且つデータ全オペランドとして機能ユニットへ転送し
   、機能ユニットから結果を受取るために個々のベクトル
   レジスタに７択的に接続する経路選択手段と； 該ベクトルレジスタと関連し、プログラム命令に応答し
   、機能ユニット及び順序づけされた一組のデータの要素
   が利用可能となったときに要素をベクトルレジスタから
   機能ユニットへ順次転送するために、ベクトル処理演算
   においてオペランドレジスタとして選択されるベクトル
   レジスタと関連して動作し、機能ユニットからの結果が
   利用可能となったときは機能ユニットから結果ベクトル
   全表わす順序づけされた一組のデータの要素として転送
   される連結する結果全受取り、記憶するために、ベクト
   ル処理演算において結果レジスタとして選択されるベク
   トルレジスタと関連して動作する制御手段と； 全具備する、主記憶装置金有するコンピュータのベクト
   ル処理装置。 １０、順序づけされた一組のデータの複数の訟素を保持
   する複数の独立してアドレス可能なメモリバンクをそれ
   ぞれ含む複数のベクトルレジスタと； オペランドを受取る入力端子と結果を出力する出力端子
   とを有する少なくとも１つの演算又は論理機能ユニット
   で、該機能ユニットは、連続演算のためのオペランドを
   受取る一方でまだ完了していない演算のデータを保持す
   るセグメントされた手段金倉むものと； 該ベクトルレジスタと関連し、プログラム命令に応答し
   て、中央記憶装置へ又は該中央記憶装置からデータを転
   送するために個々のベクトルレジスタを選択的に接続し
   、且つオペランドとしてデータ’を機能ユニットへ転送
   し、機能ユニットから結果を受取るために個々のベクト
   ルレジスタ全選択的に接続する経路選択手段と： 該ベクトルレジスタと関連し、プログラム命令に応答し
   、機能ユニット及び順序づけされた一組のデータの要素
   が利用可能となったときに要素全ベクトルレジスタから
   機能ユニットへ順次転送するためにベクトル処理演算に
   おいてオペランドレジスタとして選択されるベクトルレ
   ジスタと関連して動作し、機能ユニットからの結果が利
   用可能となったときは、機能ユニットから結果ベクトル
   を表わす順序づけされた一組のデータの要素上して転送
   される連続する結果を受取シ、記憶づるためにベクトル
   処理演算において結果レジスタとして選択されるベクト
   ルレジスタと関連して動作し、さらに、同じメモリパン
   クに対し同時べ試みられる読出し動作と書込み動作との
   間の基準競＠全解決し、該試みられる基準競合全強制的
   に別のメモＩＪ　パンクに回して、後続する同時読出し
   ／書込み動作が異なるメモリパンクでそれぞれ発生する
   ように動作する制御手段と； 全具備する、主記憶装置を有するコンピュータのベクト
   ル処理装置。 ］　１．　順序づけされた一組のデータの複数の要素を
   保持する複数の独立してアドレス可能なメモリパンクを
   それぞれ含む複数のベクトルレジスタと； オペランドを受取る入力端子と結果音出力する出力端子
   とを有する少なくとも１つの演算又は論理機能ユニット
   で、該機能ユニットは、連続演算のためのオペランドを
   受取る一方でまだ完了していない演算のデータを保持す
   るセグメントされた手段を含むものと： 該ベクトルレジスタと関連し、プログラム命令に応答し
   て、中央記憶装置への又は該中央記憶装置からのデータ
   を転送するために個々のベクトルレジスタ全選択的に接
   続し、且つオペランドとしてデータを機能ユニットへ転
   送し、機能ユニットから結果を受取るために個々のベク
   トルレジスタを選択的に接続する経路選択手段と； 該ベクトルレジスタのそれぞれと関連し、プログラム命
   令に応答し、ベクトル読出し制御装置及びベクトル書込
   み制御装置を含み、該ベクトル読出し制御装置は、オペ
   ランドの可用性を監視し、それと別のベクトル読出し制
   御装置の双方がオペランドを機能ユニットに送シうる状
   態にあるときに別のベクトル読出し制御装置によシ監視
   されるデータレディ信号を発生する手段を含み、該ベク
   トル読出し制御装置は、オペランドが機能二ニットに送
   られるたびに書込み進行信号をさらに発生し、該書込み
   進行信号はオペランドと共に機能ユニットに送られ、対
   応する結果が発生されるまで機能ユニットにおいて遅延
   され、次に結果をメモリパンクに書込むために受入れる
   べきであることを結果を受取るように指定されたベクト
   ルレジスタに信号で通知するために該ベクトルレジスタ
   と関連するベクトル書込み制御装置に供給される制御手
   段と； 全具備する、主記憶装置を有するコンピュータのベクト
   ル処理装置０ １２、複数のアクセス経路を有し、それぞれ独立して並
   行参照されうる複数の独立したパンクに細分され、該ア
   クセス経路は複数の該パンクに接続される中央記憶装置
   と； それぞれが複数のポートを介して該中央記（，１装置の
   アクセス経路に接続される複数の処理装置で、該ポート
   は該処理装置から中央記憶装置基準要求を受取ると共に
   、該アクセス経路を介して該中央記憶装置へのメモリ基
   準を発生し、制御するものと： 該中央記憶装置への競合するメモリ基準要求全調整し、
   優先順位づけするために該ポートのそれぞれに接続され
   、該、ＪＰ−）から該ｉ４ンクの１つへの競合するメモ
   リ基準要求に応答して、該競合するポートの１つに競合
   が解決されるまでその基準要求の実行を遅延させるメモ
   リ基準競合解決手段と： 全具備するマルチプロセッサシステム。 １３、複数のアクセス経路を有し、並行する読出し基準
   及び書込み基準を許容するように構成される主記憶装置
   と： 配列された一組のデータの複数の要素を保持する複数の
   ベクトルレジスタと全具備し：該ベクトルレジスタは、
   それぞれ、複数のポートを介して該主記憶装置のアクセ
   ス経路に接続され、該ポートのいくつかは主記憶装置か
   らデータを読出し、そのデータをベクトルレジスタに書
   込むための専用ポートであって、そのように制御され、
   該ポートの他のものはベクトルレジスタからデータを読
   出し、そのデータを該主記憶装置に書込むための専用ポ
   ートであって、そのように制御されるので、オペランド
   データが主記憶装置から該ベクトルレジスタへ転送され
   る間に、結果データは主記憶装置へ戻され、そのように
   して該ベクトルレジスタと該主記憶装置との間に連続す
   る流れが成立する、ベクトル処理用コンピュータにおい
   て使用される主記憶装置とベクトルレジスタとをインタ
   ーフェース接続するシステム。