JPS581894A - メモリのテスト方法 - Google Patents
メモリのテスト方法Info
- Publication number
- JPS581894A JPS581894A JP56097589A JP9758981A JPS581894A JP S581894 A JPS581894 A JP S581894A JP 56097589 A JP56097589 A JP 56097589A JP 9758981 A JP9758981 A JP 9758981A JP S581894 A JPS581894 A JP S581894A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- chip
- counter
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、大容量メモリにおけるバンク、カード、チッ
プ等の単位での異常箇所を迅１速に検出するためのメモ
リのテスト方法に関し、特にそのテストのための効率的
なアドレスの選択方法に関する。
プ等の単位での異常箇所を迅１速に検出するためのメモ
リのテスト方法に関し、特にそのテストのための効率的
なアドレスの選択方法に関する。
最近におけるメモリの大容量化の傾向と需要の魚速な高
−１とからメモリのテストに要する負担は大きくなる一
方であ夛、大容量メモリの中の異常箇所の発見をよシ迅
速に行なえるように、テスト方法の改善の必要性が増大
している。
−１とからメモリのテストに要する負担は大きくなる一
方であ夛、大容量メモリの中の異常箇所の発見をよシ迅
速に行なえるように、テスト方法の改善の必要性が増大
している。
他方、メモリ障害の種類としては、メモリ・チップの品
質がかなシ向上してきていることから。
質がかなシ向上してきていることから。
チップ内の九とえばメモリーセルのレベルでの障害の比
率は少なく、はとんどがパンク切換え、メ毫す・カード
また線チップの選択等のメモリの周辺制御回路における
ものとなりている。ところで。
率は少なく、はとんどがパンク切換え、メ毫す・カード
また線チップの選択等のメモリの周辺制御回路における
ものとなりている。ところで。
従来のメモリ・テスト方法は、アドレスを降１ｌＩｉた
は昇順に次々と選択してゆく方法をとっているため、上
に述べたようなバンク、カード、チップ単位での障害−
會、いち速く検出するのには不都合なものといえる。
は昇順に次々と選択してゆく方法をとっているため、上
に述べたようなバンク、カード、チップ単位での障害−
會、いち速く検出するのには不都合なものといえる。
本発明は１以上の問題を解決するための方法を提示する
ものであって、大容量メモリのテストにおいて、アドレ
ス・カウンタの出力ビツト配列を上位と下位反転したも
のをアドレスとしてテストすべきメモリに与え、アドレ
ス・カウンタのカウント・アップまたはカウント・ダウ
ンにつれてアドレスは上位ビットから変化するようＫＬ
、 メモリ・テストの早期においてアクセスがメモリ
全域に分布するよう°にアドレスの順序を選択してメモ
リのテストを行なうことを特徴としている。
ものであって、大容量メモリのテストにおいて、アドレ
ス・カウンタの出力ビツト配列を上位と下位反転したも
のをアドレスとしてテストすべきメモリに与え、アドレ
ス・カウンタのカウント・アップまたはカウント・ダウ
ンにつれてアドレスは上位ビットから変化するようＫＬ
、 メモリ・テストの早期においてアクセスがメモリ
全域に分布するよう°にアドレスの順序を選択してメモ
リのテストを行なうことを特徴としている。
本発明によれば、アドレス選択順序はアドレスの上位ビ
ットからの変化にしたがうので、メモリテス）０早期に
おいて全てのバンク、カードあるいはチップにアクセス
することが可能となる。したがって、切換え回路等の制
御系統に障害のあるバンタ、カードあるいはチップは短
時間で検出され速やかに手当てを行うことができるから
、メモリ・テストのための作業時間は大巾に短縮される
。
ットからの変化にしたがうので、メモリテス）０早期に
おいて全てのバンク、カードあるいはチップにアクセス
することが可能となる。したがって、切換え回路等の制
御系統に障害のあるバンタ、カードあるいはチップは短
時間で検出され速やかに手当てを行うことができるから
、メモリ・テストのための作業時間は大巾に短縮される
。
第１図は１本発明によるメ毫すのテスト方法を説明する
ための比較対象として、従来の方法を用いたメモリ・テ
スト回路を単純化して示したものである。図において、
工はテストされるメモリで。
ための比較対象として、従来の方法を用いたメモリ・テ
スト回路を単純化して示したものである。図において、
工はテストされるメモリで。
１６アドレスのメモリーチップを１６個組み合わせたも
のである。各チップにはφＯから≠１５１での番号が付
されている。２はアドレス・カウンタであって、８ビツ
トのアドレスを発生する。アドレスの上位４ピツトは、
デコーダ３においてチップ・セレクト信号に変換される
。同様に、アドレスの下位４ビツトは、デコーダ４ ’
においてチップ内アドレス・セレクト信号に変換される
。チップ・セレクト信号とチップ内アドレス・セレクト
信号とはゲート群５において結合され、唯一のメモリ・
アドレスを選択する信号を生じさせる。アドレス・カウ
ンタ２の鍛工位桁にはゲート６、＋１回路７が結合され
てお如、テスト４−ド時においてカウンタ２を１ずつカ
ウント・アップさせる。
のである。各チップにはφＯから≠１５１での番号が付
されている。２はアドレス・カウンタであって、８ビツ
トのアドレスを発生する。アドレスの上位４ピツトは、
デコーダ３においてチップ・セレクト信号に変換される
。同様に、アドレスの下位４ビツトは、デコーダ４ ’
においてチップ内アドレス・セレクト信号に変換される
。チップ・セレクト信号とチップ内アドレス・セレクト
信号とはゲート群５において結合され、唯一のメモリ・
アドレスを選択する信号を生じさせる。アドレス・カウ
ンタ２の鍛工位桁にはゲート６、＋１回路７が結合され
てお如、テスト４−ド時においてカウンタ２を１ずつカ
ウント・アップさせる。
アドレス・カウンタＯカウント・アップにともない、メ
倚り・アドレス杜次々と昇順に選択される。
倚り・アドレス杜次々と昇順に選択される。
メモリ・アドレス唸、チップφｏ ｏ ｒ ｏｏｏｏ
ｏ。
ｏ。
００」からチップ≠１５のｒ １１１１１１１１ Ｊま
で２５６ステツプあり、もし初期設定位置であるチップ
中００アドレスｒ ００００００００ Ｊからテストを
開始したとすると、チップ÷１５に達するのには、少な
くとも２４１回のテストを経る必要があつ九。このよう
に、従来の方法ではテストの早期において全てのチップ
の機能をおおよそ確認することは不可能であ−）九。
で２５６ステツプあり、もし初期設定位置であるチップ
中００アドレスｒ ００００００００ Ｊからテストを
開始したとすると、チップ÷１５に達するのには、少な
くとも２４１回のテストを経る必要があつ九。このよう
に、従来の方法ではテストの早期において全てのチップ
の機能をおおよそ確認することは不可能であ−）九。
第２図は２本発明の方法を実施したメモリーテスト回路
０１例を示す。第２図の回路が第１図の回路と相違して
いる点は、アドレス壷カウンタ２０出力ビット配列を上
位ビットと下位ビットとで反転させてデコーダ３．４へ
加えるようにしたこと。
０１例を示す。第２図の回路が第１図の回路と相違して
いる点は、アドレス壷カウンタ２０出力ビット配列を上
位ビットと下位ビットとで反転させてデコーダ３．４へ
加えるようにしたこと。
初期設定を［１１１１１１１１）としたこと、および＋
１＠路フを一１回路Ｓに変えたことの３点である。
１＠路フを一１回路Ｓに変えたことの３点である。
アドレス拳カウンタ２の出力を上下反転してデコーダへ
加えたことにより、アドレスカラ２２２０歩進は最上位
桁を基点にして逆立ちの形で進行することに表る。この
方法によシ発生されたメモリ番アドレスの順列を、わか
）易くするため４ビツトの鳩舎で示すと次のようになる
。
加えたことにより、アドレスカラ２２２０歩進は最上位
桁を基点にして逆立ちの形で進行することに表る。この
方法によシ発生されたメモリ番アドレスの順列を、わか
）易くするため４ビツトの鳩舎で示すと次のようになる
。
■ １１１１
■ ０ １ １ １
■ １ ０ １ １
■ ０ ０ １ １
■ １ １ ０ １
■ ０１０１
■ １ ０ ０ １
■ ０００１
■ １ １ １ ０
［相］ ０１１Ｇ
＠ １０１Ｇ
＠ ｏｏｉ。
９ １１００
＠ ｏｉｏ。
＠ １０Ｇ。
＠ ｏｏｏ。
同様にして、第２図の回路について説明すると。
まず初期設定位置をチップ＋１５のアドレス〔１１１１
１１１１］とし、最初のテストを行なう０次にチップφ
７のアドレス（ｏｘｘｌｌｌｌｌ ”！ （図示せず）
を選択してテストし、更にチップ＋１１０（１０１１１
１１１ ） 、 チップ÷３の（００１１１１１１）
と続き。
１１１１］とし、最初のテストを行なう０次にチップφ
７のアドレス（ｏｘｘｌｌｌｌｌ ”！ （図示せず）
を選択してテストし、更にチップ＋１１０（１０１１１
１１１ ） 、 チップ÷３の（００１１１１１１）
と続き。
１６回で全部のチップを１巡することがで色る。
なお、第２図の回路は、アドレス・カウンタ２の初期設
定を（１１１１１１１１）とし、−１回路８によって上
位桁からカウント・ダウンする方法を用いたが、アドレ
スΦカウンタ２の初期設定を〔００００００００）とし
、＋１回路によって上位桁からカウント−アップするよ
うに構成することもできる。
定を（１１１１１１１１）とし、−１回路８によって上
位桁からカウント・ダウンする方法を用いたが、アドレ
スΦカウンタ２の初期設定を〔００００００００）とし
、＋１回路によって上位桁からカウント−アップするよ
うに構成することもできる。
第３図は、第２図の回路におけるアドレス発生回路を、
ソフトウェア的方法によシ実現する場合の実施例のフロ
−１チャートである。図について説明すると、ｔず最大
アドレス［１１１１１１１１）をレジスタ人に初期設定
すｂｆｉ）。同じく減数〔０００００００１）をレジス
タＢに初期設定する（口）。続いてレジスタ人の値から
レジスタＢＯ値を減算しレジスタＣに格納する０゜レジ
スタＣの内容のビット配列を上下反転するに）。アドレ
スＤＱに）の結果を書き込む（ホ）。レジスタＢを＋１
する（へ）。レジスタＢの値が（１１１１１１１１）に
なるまでｅつからの処理を繰シ返しくト）、レジスタＢ
の値が（１１１１１１１１）となプたとき、終了するめ
。
ソフトウェア的方法によシ実現する場合の実施例のフロ
−１チャートである。図について説明すると、ｔず最大
アドレス［１１１１１１１１）をレジスタ人に初期設定
すｂｆｉ）。同じく減数〔０００００００１）をレジス
タＢに初期設定する（口）。続いてレジスタ人の値から
レジスタＢＯ値を減算しレジスタＣに格納する０゜レジ
スタＣの内容のビット配列を上下反転するに）。アドレ
スＤＱに）の結果を書き込む（ホ）。レジスタＢを＋１
する（へ）。レジスタＢの値が（１１１１１１１１）に
なるまでｅつからの処理を繰シ返しくト）、レジスタＢ
の値が（１１１１１１１１）となプたとき、終了するめ
。
以上の説明は１便宜上比較的小規模なメモリを例にして
なされ九が９本発明は、大規模なメモリ・システムにお
いても全く同様に適用できる４のであｐ、しかもメモリ
容量が大きく、ノ（ンク数。
なされ九が９本発明は、大規模なメモリ・システムにお
いても全く同様に適用できる４のであｐ、しかもメモリ
容量が大きく、ノ（ンク数。
カード数あるいはチップ数が多い程２本発明による早期
機能線ｉＩｏ効来が大きく得られることは明らかである
。
機能線ｉＩｏ効来が大きく得られることは明らかである
。
第１図は、従来の方法を用いたメモリのテスト回路、第
２図は９本発９ｉ１ｏ方法で実施したメモリ・テスト回
路の１例、嬉３図は１本発明の方法におけるアドレスの
発生をソフトウェア的方法によ如実現する場合の１実施
例を示すフロー−チャートである。 図において、１はテストされるメモリ、２はアドレス・
カウンタ、３はチップ婦セレクト用テコーダ、４娘テッ
グ内アドレス骨セレクト用デコーダ、Ｓはゲート、６は
テス）−モード信号によシアドレス・カウンタ２０＄進
を行なわせるゲート。 ７は＋１回路、６は一１回路である。 特許出願人 富士通株式会社 代理人弁還士 森 １） 寛
２図は９本発９ｉ１ｏ方法で実施したメモリ・テスト回
路の１例、嬉３図は１本発明の方法におけるアドレスの
発生をソフトウェア的方法によ如実現する場合の１実施
例を示すフロー−チャートである。 図において、１はテストされるメモリ、２はアドレス・
カウンタ、３はチップ婦セレクト用テコーダ、４娘テッ
グ内アドレス骨セレクト用デコーダ、Ｓはゲート、６は
テス）−モード信号によシアドレス・カウンタ２０＄進
を行なわせるゲート。 ７は＋１回路、６は一１回路である。 特許出願人 富士通株式会社 代理人弁還士 森 １） 寛
Claims (1)
- 【特許請求の範囲】 大容量メ）モリのテストにおいて、アドレス−カウンタ
の出力ビツト配列を上位と下位反転したものをアドレス
としてテストすべきメモリに与え。 アドレス・カウンタのカウント・アップまたはカウント
・ダウンにつれてアドレスは上位ビットから変化するよ
うにし、メモリ・テストの早期においてアクセスがメモ
リ全域に分布するようにアドレスの順序を選択してメモ
リのテストを行うことを特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097589A JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097589A JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581894A true JPS581894A (ja) | 1983-01-07 |
| JPS6232560B2 JPS6232560B2 (ja) | 1987-07-15 |
Family
ID=14196420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097589A Granted JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581894A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108344A (ja) * | 1984-10-31 | 1986-05-27 | Hoshino Bussan Kk | 早茄でにしてかつ強固な食感を有する乾燥麺類の製法及びその装置 |
| WO2005017915A1 (ja) * | 2003-08-18 | 2005-02-24 | Fujitsu Limited | 記憶装置および記憶装置の試験方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797641A (en) * | 1980-12-10 | 1982-06-17 | Ibm | Integrated circuit chip capable of inspecting buried memory array |
-
1981
- 1981-06-25 JP JP56097589A patent/JPS581894A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797641A (en) * | 1980-12-10 | 1982-06-17 | Ibm | Integrated circuit chip capable of inspecting buried memory array |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108344A (ja) * | 1984-10-31 | 1986-05-27 | Hoshino Bussan Kk | 早茄でにしてかつ強固な食感を有する乾燥麺類の製法及びその装置 |
| WO2005017915A1 (ja) * | 2003-08-18 | 2005-02-24 | Fujitsu Limited | 記憶装置および記憶装置の試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232560B2 (ja) | 1987-07-15 |
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