JPS6232560B2 - - Google Patents
Info
- Publication number
- JPS6232560B2 JPS6232560B2 JP56097589A JP9758981A JPS6232560B2 JP S6232560 B2 JPS6232560 B2 JP S6232560B2 JP 56097589 A JP56097589 A JP 56097589A JP 9758981 A JP9758981 A JP 9758981A JP S6232560 B2 JPS6232560 B2 JP S6232560B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- chip
- test
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
本発明は、大容量メモリにおけるバンク、カー
ド、チツプ等の単位での異常箇所を迅速に検出す
るためのメモリのテスト方法に関し、特にそのテ
ストのための効率的なアドレスの選択方法に関す
る。 最近におけるメモリの大容量化の傾向と需要の
急速な高まりとからメモリのテストに要する負担
は大きくなる一方であり、大容量メモリの中の異
常箇所の発見をより迅速に行なえるように、テス
ト方法の改善の必要性が増大している。 他方、メモリ障害の種類としては、メモリ・チ
ツプの品質がかなり向上してきていることから、
チツプ内のたとえばメモリ・セルのレベルでの障
害の比率は少なく、ほとんどがバンク切換え、メ
モリ・カードまたはチツプの選択等のメモリの周
辺制御回路におけるものとなつている。ところ
で、従来のメモリ・テスト方法は、アドレスを降
順または昇順に次々と選択してゆく方法をとつて
いるため、上に述べたようなバンク、カード、チ
ツプ単位での障害をいち速く検出するのには不都
合なものといえる。 本発明は、以上の問題を解決するための方法を
提示するものであつて、大容量メモリのテストに
おいて、アドレス・カウンタの出力ビツト配列を
上位と下位対称的に反転したものをアドレスとし
てテストすべきメモリに与え、アドレス・カウン
タのカウント・アツプまたはカウント・ダウンに
つれてアドレスは最上位ビツトから変化するよう
にし、メモリ・テストの早期においてアクセスが
メモリ全域に分布するようにアドレスの順序を選
択してメモリのテストを行なうことを特徴として
いる。 本発明によれば、アドレス選択順序はアドレス
の上位ビツトからの変化にしたがうので、メモリ
テストの早期において全てのバンク、カードある
いはチツプにアクセスすることが可能となる。し
たがつて、切換え回路等の制御系統に障害のある
バンク、カードあるいはチツプは短時間で検出さ
れ速やかに手当てを行うことができるから、メモ
リ・テストのための作業時間は大巾に短縮され
る。 第１図は、本発明によるメモリのテスト方法を
説明するための比較対象として、従来の方法を用
いたメモリ・テスト回路を単純化して示したもの
である。図において、１はテストされるメモリ
で、16アドレスのメモリ・チツプを16個組み合わ
せたものである。各チツプには＃０から＃15まで
の番号が付されている。２はアドレス・カウンタ
であつて、８ビツトのアドレスを発生する。アド
レスの上位４ビツトは、デコーダ３においてチツ
プ・セレクト信号に変換される。同様に、アドレ
スの下位４ビツトは、デコーダ４においてチツプ
内アドレス・セレクト信号に変換される。チツ
プ・セレクト信号とチツプ内アドレス・セレクト
信号とはゲート群５において結合され、唯一のメ
モリ・アドレスを選択する信号を生じさせる。ア
ドレス・カウンタ２の最下位桁にはゲート６、＋
１回路７が結合されており、テストモード時にお
いてカウンタ２を１ずつカウント・アツプさせ
る。アドレス・カウンタのカウント・アツプにと
もない、メモリ・アドレスは次々と昇順に選択さ
れる。 メモリ・アドレスは、チツプ＃０の「0000
0000」からチツプ＃15の「1111 1111」まで256ス
テツプあり、もし初期設定位置であるチツプ＃０
のアドレス「0000 0000」からテストを開始した
とすると、チツプ＃15に達するのには、少なくと
も241回のテストを経る必要があつた。このよう
に、従来の方法ではテストの早期において全ての
チツプの機能をおおよそ確認することは不可能で
あつた。 第２図は、本発明の方法を実施したメモリ・テ
スト回路の１例を示す。第２図の回路が第１図の
回路と相違している点は、アドレス・カウンタ２
の出力ビツト配列を上位ビツトと下位ビツトとで
反転させてデコーダ３，４へ加えるようにしたこ
と、初期設定を〔1111 1111〕としたこと、およ
び＋１回路７を−１回路８に変えたことの３点で
ある。アドレス・カウンタ２の出力を上下反転し
てデコーダへ加えたことにより、アドレスカウン
タ２の歩進は最上位桁を基点にして逆立ちの形で
進行することになる。この方法により発生された
メモリ・アドレスの順列を、わかり易くするため
４ビツトの場合で示すと次のようになる。
ド、チツプ等の単位での異常箇所を迅速に検出す
るためのメモリのテスト方法に関し、特にそのテ
ストのための効率的なアドレスの選択方法に関す
る。 最近におけるメモリの大容量化の傾向と需要の
急速な高まりとからメモリのテストに要する負担
は大きくなる一方であり、大容量メモリの中の異
常箇所の発見をより迅速に行なえるように、テス
ト方法の改善の必要性が増大している。 他方、メモリ障害の種類としては、メモリ・チ
ツプの品質がかなり向上してきていることから、
チツプ内のたとえばメモリ・セルのレベルでの障
害の比率は少なく、ほとんどがバンク切換え、メ
モリ・カードまたはチツプの選択等のメモリの周
辺制御回路におけるものとなつている。ところ
で、従来のメモリ・テスト方法は、アドレスを降
順または昇順に次々と選択してゆく方法をとつて
いるため、上に述べたようなバンク、カード、チ
ツプ単位での障害をいち速く検出するのには不都
合なものといえる。 本発明は、以上の問題を解決するための方法を
提示するものであつて、大容量メモリのテストに
おいて、アドレス・カウンタの出力ビツト配列を
上位と下位対称的に反転したものをアドレスとし
てテストすべきメモリに与え、アドレス・カウン
タのカウント・アツプまたはカウント・ダウンに
つれてアドレスは最上位ビツトから変化するよう
にし、メモリ・テストの早期においてアクセスが
メモリ全域に分布するようにアドレスの順序を選
択してメモリのテストを行なうことを特徴として
いる。 本発明によれば、アドレス選択順序はアドレス
の上位ビツトからの変化にしたがうので、メモリ
テストの早期において全てのバンク、カードある
いはチツプにアクセスすることが可能となる。し
たがつて、切換え回路等の制御系統に障害のある
バンク、カードあるいはチツプは短時間で検出さ
れ速やかに手当てを行うことができるから、メモ
リ・テストのための作業時間は大巾に短縮され
る。 第１図は、本発明によるメモリのテスト方法を
説明するための比較対象として、従来の方法を用
いたメモリ・テスト回路を単純化して示したもの
である。図において、１はテストされるメモリ
で、16アドレスのメモリ・チツプを16個組み合わ
せたものである。各チツプには＃０から＃15まで
の番号が付されている。２はアドレス・カウンタ
であつて、８ビツトのアドレスを発生する。アド
レスの上位４ビツトは、デコーダ３においてチツ
プ・セレクト信号に変換される。同様に、アドレ
スの下位４ビツトは、デコーダ４においてチツプ
内アドレス・セレクト信号に変換される。チツ
プ・セレクト信号とチツプ内アドレス・セレクト
信号とはゲート群５において結合され、唯一のメ
モリ・アドレスを選択する信号を生じさせる。ア
ドレス・カウンタ２の最下位桁にはゲート６、＋
１回路７が結合されており、テストモード時にお
いてカウンタ２を１ずつカウント・アツプさせ
る。アドレス・カウンタのカウント・アツプにと
もない、メモリ・アドレスは次々と昇順に選択さ
れる。 メモリ・アドレスは、チツプ＃０の「0000
0000」からチツプ＃15の「1111 1111」まで256ス
テツプあり、もし初期設定位置であるチツプ＃０
のアドレス「0000 0000」からテストを開始した
とすると、チツプ＃15に達するのには、少なくと
も241回のテストを経る必要があつた。このよう
に、従来の方法ではテストの早期において全ての
チツプの機能をおおよそ確認することは不可能で
あつた。 第２図は、本発明の方法を実施したメモリ・テ
スト回路の１例を示す。第２図の回路が第１図の
回路と相違している点は、アドレス・カウンタ２
の出力ビツト配列を上位ビツトと下位ビツトとで
反転させてデコーダ３，４へ加えるようにしたこ
と、初期設定を〔1111 1111〕としたこと、およ
び＋１回路７を−１回路８に変えたことの３点で
ある。アドレス・カウンタ２の出力を上下反転し
てデコーダへ加えたことにより、アドレスカウン
タ２の歩進は最上位桁を基点にして逆立ちの形で
進行することになる。この方法により発生された
メモリ・アドレスの順列を、わかり易くするため
４ビツトの場合で示すと次のようになる。
【表】
【表】
同様にして、第２図の回路について説明する
と、まず初期設定位置をチツプ＃15のアドレス
〔1111 1111〕とし、最初のテストを行なう。次に
チツプ＃７のアドレス〔0111 1111〕（図示せず）
を選択してテストし、更にチツプ＃11の〔1011
1111〕、チツプ＃３の〔0011 1111〕と続き、16回
で全部のチツプを１巡することができる。 なお、第２図の回路は、アドレス・カウンタ２
の初期設定を〔1111 1111〕とし、−１回路８によ
つて上位桁からカウント・ダウンする方法を用い
たが、アドレス・カウンタ２の初期設定を〔0000
0000〕とし、＋１回路によつて上位桁からカウン
ト・アツプするように構成することもできる。 第３図は、第２図の回路におけるアドレス発生
回路を、ソフトウエア的方法により実現する場合
の実施例のフロー・チヤートである。図について
説明すると、まず最大アドレス〔1111 1111〕を
レジスタＡに初期設定する(イ)。同じく減数〔0000
0001〕をレジスタＢに初期設定する(ロ)。続いてレ
ジスタＡの値からレジスタＢの値を減算しレジス
タＣに格納する(ハ)。レジスタＣの内容のビツト配
列を上下反転する(ニ)。アドレスＤへ(ニ)の結果を書
き込む(ホ)。レジスタＢを＋１する(ヘ)。レジスタＢ
の値が〔1111 1111〕になるまで(ハ)からの処理を
繰り返し(ト)、レジスタＢの値が〔1111 1111〕と
なつたとき、終了する(チ)。 以上の説明は、便宜上比較的小規模なメモリを
例にしてなされたが、本発明は、大規模なメモ
リ・システムにおいても全く同様に適用できるも
のであり、しかもメモリ容量が大きく、バンク
数、カード数あるいはチツプ数が多い程、本発明
による早期機能確認の効果が大きく得られること
は明らかである。
と、まず初期設定位置をチツプ＃15のアドレス
〔1111 1111〕とし、最初のテストを行なう。次に
チツプ＃７のアドレス〔0111 1111〕（図示せず）
を選択してテストし、更にチツプ＃11の〔1011
1111〕、チツプ＃３の〔0011 1111〕と続き、16回
で全部のチツプを１巡することができる。 なお、第２図の回路は、アドレス・カウンタ２
の初期設定を〔1111 1111〕とし、−１回路８によ
つて上位桁からカウント・ダウンする方法を用い
たが、アドレス・カウンタ２の初期設定を〔0000
0000〕とし、＋１回路によつて上位桁からカウン
ト・アツプするように構成することもできる。 第３図は、第２図の回路におけるアドレス発生
回路を、ソフトウエア的方法により実現する場合
の実施例のフロー・チヤートである。図について
説明すると、まず最大アドレス〔1111 1111〕を
レジスタＡに初期設定する(イ)。同じく減数〔0000
0001〕をレジスタＢに初期設定する(ロ)。続いてレ
ジスタＡの値からレジスタＢの値を減算しレジス
タＣに格納する(ハ)。レジスタＣの内容のビツト配
列を上下反転する(ニ)。アドレスＤへ(ニ)の結果を書
き込む(ホ)。レジスタＢを＋１する(ヘ)。レジスタＢ
の値が〔1111 1111〕になるまで(ハ)からの処理を
繰り返し(ト)、レジスタＢの値が〔1111 1111〕と
なつたとき、終了する(チ)。 以上の説明は、便宜上比較的小規模なメモリを
例にしてなされたが、本発明は、大規模なメモ
リ・システムにおいても全く同様に適用できるも
のであり、しかもメモリ容量が大きく、バンク
数、カード数あるいはチツプ数が多い程、本発明
による早期機能確認の効果が大きく得られること
は明らかである。
第１図は、従来の方法を用いたメモリ・テスト
回路、第２図は、本発明の方法で実施したメモ
リ・テスト回路の１例、第３図は、本発明の方法
におけるアドレスの発生をソフトウエア的方法に
より実現する場合の１実施例を示すフロー・チヤ
ートである。 図において、１はテストされるメモリ、２はア
ドレス・カウンタ、３はチツプ・セレクト用デコ
ーダ、４はチツプ内アドレス・セレクト用デコー
ダ、５はゲート、６はテスト・モード信号により
アドレス・カウンタ２の歩進を行なわせるゲー
ト、７は＋１回路、８は−１回路である。
回路、第２図は、本発明の方法で実施したメモ
リ・テスト回路の１例、第３図は、本発明の方法
におけるアドレスの発生をソフトウエア的方法に
より実現する場合の１実施例を示すフロー・チヤ
ートである。 図において、１はテストされるメモリ、２はア
ドレス・カウンタ、３はチツプ・セレクト用デコ
ーダ、４はチツプ内アドレス・セレクト用デコー
ダ、５はゲート、６はテスト・モード信号により
アドレス・カウンタ２の歩進を行なわせるゲー
ト、７は＋１回路、８は−１回路である。
Claims (1)
- １ 大容量メモリのテストにおいて、アドレス・
カウンタの出力ビツト配列を上位と下位対称的に
反転したものをアドレスとしてテストすべきメモ
リに与え、アドレス・カウンタのカウント・アツ
プまたはカウント・ダウンにつれてアドレスは最
上位ビツトから変化するようにし、メモリ・テス
トの早期においてアクセスがメモリ全域に分布す
るようにアドレスの順序を選択してメモリのテス
トを行うことを特徴とするメモリのテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097589A JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097589A JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581894A JPS581894A (ja) | 1983-01-07 |
| JPS6232560B2 true JPS6232560B2 (ja) | 1987-07-15 |
Family
ID=14196420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097589A Granted JPS581894A (ja) | 1981-06-25 | 1981-06-25 | メモリのテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581894A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108344A (ja) * | 1984-10-31 | 1986-05-27 | Hoshino Bussan Kk | 早茄でにしてかつ強固な食感を有する乾燥麺類の製法及びその装置 |
| WO2005017915A1 (ja) * | 2003-08-18 | 2005-02-24 | Fujitsu Limited | 記憶装置および記憶装置の試験方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
-
1981
- 1981-06-25 JP JP56097589A patent/JPS581894A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS581894A (ja) | 1983-01-07 |
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