JPS581897A - メモリ装置故障箇所検出方式 - Google Patents
メモリ装置故障箇所検出方式Info
- Publication number
- JPS581897A JPS581897A JP56098555A JP9855581A JPS581897A JP S581897 A JPS581897 A JP S581897A JP 56098555 A JP56098555 A JP 56098555A JP 9855581 A JP9855581 A JP 9855581A JP S581897 A JPS581897 A JP S581897A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- error
- check
- card
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリ装置１１％に大容量のメモリ装置でメ
モリカードが多数実装されるようなシステムに訃ける４
１数ビツト工ツー発生によるシステムダウン時のメモリ
装置の故障箇所の検出方式に関する。
モリカードが多数実装されるようなシステムに訃ける４
１数ビツト工ツー発生によるシステムダウン時のメモリ
装置の故障箇所の検出方式に関する。
メモリ装置は、リピータビリティのあるメモリガードを
多数配列したメモリアレイ部と、メモリアレイ部を制御
するメモリコントａ−ル部により構成される。メモリカ
ードには、いくつかのメモＩ） Ｉ Ｏ（ＲＡＭ）が適
当な構成に配置されている。
多数配列したメモリアレイ部と、メモリアレイ部を制御
するメモリコントａ−ル部により構成される。メモリカ
ードには、いくつかのメモＩ） Ｉ Ｏ（ＲＡＭ）が適
当な構成に配置されている。
一般的にメモリ装置では８１！ｉｏ Ｄｉ！ｉＤ （８
ｊｏｇｌｅＢｒｒｏｒ ０ｏｒｒｅｃ −ＤｏｗｂＪｅ
Ｅｒｒｏｒ Ｄｅｔｅｃｔ）符号によるＥ ＯＱ （
Ｂｒｒｏｒ ０ｈａｃｋ ａｎｄ Ｏｏｒ、ｒ＠ｃｔ）
機構１、即ち、ｌビ、トエラーは自動訂正し、８ビツト
エラーは確実に検出するｆａ能を有している。また工２
−発生時はエラービットを示すシンドロームとエラーア
ドレスＩＩＩを保持する砿＃Ｉ！を持ち、その礫持円容
の出力情ｌｌｔ解析することにより故障箇所の指摘を可
能にしている。
ｊｏｇｌｅＢｒｒｏｒ ０ｏｒｒｅｃ −ＤｏｗｂＪｅ
Ｅｒｒｏｒ Ｄｅｔｅｃｔ）符号によるＥ ＯＱ （
Ｂｒｒｏｒ ０ｈａｃｋ ａｎｄ Ｏｏｒ、ｒ＠ｃｔ）
機構１、即ち、ｌビ、トエラーは自動訂正し、８ビツト
エラーは確実に検出するｆａ能を有している。また工２
−発生時はエラービットを示すシンドロームとエラーア
ドレスＩＩＩを保持する砿＃Ｉ！を持ち、その礫持円容
の出力情ｌｌｔ解析することにより故障箇所の指摘を可
能にしている。
ｌビットエラーの場合は、ｇｏｏ＠構により自動的に工
２−訂正されるため支障なく処理は続行され、エラー情
報は逐次保持格能される。従って蓄積されたエラーアド
レス、シ／ドロー１−（０４則性を見ることにより、メ
モリＲＡＭ故障か、それとも書込みデータ／続出しデー
タ（Ｖ％Ｄ／ＲＤ）系回路の故障かの判断が可能である
。ＷＤ／ＲＤ系回路はメモリコントロール部及びメモリ
アレイ部にわたっていて、この系で間欠的にエラーが発
生し九時は故障ｓ所の指摘が困−な４合があるが、修理
時に故障箇所を誤って交換してもこのエラー交換してい
けばよい。
２−訂正されるため支障なく処理は続行され、エラー情
報は逐次保持格能される。従って蓄積されたエラーアド
レス、シ／ドロー１−（０４則性を見ることにより、メ
モリＲＡＭ故障か、それとも書込みデータ／続出しデー
タ（Ｖ％Ｄ／ＲＤ）系回路の故障かの判断が可能である
。ＷＤ／ＲＤ系回路はメモリコントロール部及びメモリ
アレイ部にわたっていて、この系で間欠的にエラーが発
生し九時は故障ｓ所の指摘が困−な４合があるが、修理
時に故障箇所を誤って交換してもこのエラー交換してい
けばよい。
ところが２ビツトエラー検出時は、システムダウンに至
り障害情報出力（ログアラ））され次エラーアドレス、
シンドロームからは故障ｓ所の判断が不可能である。部
ち、エラーアドレスｒｉ検出さ几るが規則性も不明のた
め、メモリアレイ部かメモリコントロール部かの故障箇
所の分離ができず、間欠エラーの場合、交換単位は、メ
モリコントロール部及びそのエラーアドレスに関連する
すオたエラーが再現する場合、交換単位ｔ−１枚のカー
ドに絞るにも交換作業の試行を結り返すことになり修復
時間が長くなる０ ３ビットエ２−の要因はメモリＲＡＭどうしの故障の重
り九よることはほとんど無く（交替メモリ等の手段で１
避できる）、むしろメモリコントロール部及びメモリカ
ードの■Ｄ／ＲＤ系回路を除くすべての論理回路による
ことが圧倒的に多い。
り障害情報出力（ログアラ））され次エラーアドレス、
シンドロームからは故障ｓ所の判断が不可能である。部
ち、エラーアドレスｒｉ検出さ几るが規則性も不明のた
め、メモリアレイ部かメモリコントロール部かの故障箇
所の分離ができず、間欠エラーの場合、交換単位は、メ
モリコントロール部及びそのエラーアドレスに関連する
すオたエラーが再現する場合、交換単位ｔ−１枚のカー
ドに絞るにも交換作業の試行を結り返すことになり修復
時間が長くなる０ ３ビットエ２−の要因はメモリＲＡＭどうしの故障の重
り九よることはほとんど無く（交替メモリ等の手段で１
避できる）、むしろメモリコントロール部及びメモリカ
ードの■Ｄ／ＲＤ系回路を除くすべての論理回路による
ことが圧倒的に多い。
また、この論ｊｌ１ｇＪ１１ＩＩｓの故障は２ビツトエ
ラーではなく（Ｉ数ビットエラーに結びつくと−ってよ
い。
ラーではなく（Ｉ数ビットエラーに結びつくと−ってよ
い。
従来、この複数ビットエラーに関するチェック機能け、
メモリ装置のインタフェース信号のチェック、メモリコ
ントロール部でのり７レツシｚ系のチェック、メモリカ
ードでのメモリアドレスのチェック等、個別には−ｌさ
れているが、便数とットエラー発生時に故障ｓ所の分離
のために有効に働く検出手段は無かった・ メモリ装置は大容量化が要求され、論理回路はＬＳＩ比
が増進されている九めシステムに占めるメモリカードの
物理的な量はますます多くなる。
メモリ装置のインタフェース信号のチェック、メモリコ
ントロール部でのり７レツシｚ系のチェック、メモリカ
ードでのメモリアドレスのチェック等、個別には−ｌさ
れているが、便数とットエラー発生時に故障ｓ所の分離
のために有効に働く検出手段は無かった・ メモリ装置は大容量化が要求され、論理回路はＬＳＩ比
が増進されている九めシステムに占めるメモリカードの
物理的な量はますます多くなる。
メモリカードはビット幅の長−システムでは通常あるド
レスに対して複数枚が同時動作する。（ここであるアド
レスに対応し友複数枚のメモリカードをメモリブロック
と呼ぶ］ 本発明の目的は、論理回路をできるだけメモリコントロ
ール部に集約させてメモリカード内部のメモリＲＡＭ周
辺Ｉ！ＩＪ１回Ｗ１１を単純な構成にし、複数ビットエ
ラーに結びつくエラーチェック機能ラメモリカード内部
及びメモリコントロール部にそれぞれ有効に設置するこ
とにより、エラー発生時そのエラーログ（エラー保持）
ｉｌｆｌＭにエリ故ｌｌｌｌｌＩｗＭ所がメモリコント
ロール部かメモリブロックかの分離ができ、かクメモリ
ブロックの中のどのメモリカードかの判別までできるよ
うにすることにある。即ち、ａ数ビットエラーによるシ
ステムダウン時にｌＩｇｌのエラーログ情報により修復
の之めの部品交換がカード単位で適確に行え、かつ修復
時間の短縮化が可能となるメモリ故障カード検出方式を
提供するものである。
レスに対して複数枚が同時動作する。（ここであるアド
レスに対応し友複数枚のメモリカードをメモリブロック
と呼ぶ］ 本発明の目的は、論理回路をできるだけメモリコントロ
ール部に集約させてメモリカード内部のメモリＲＡＭ周
辺Ｉ！ＩＪ１回Ｗ１１を単純な構成にし、複数ビットエ
ラーに結びつくエラーチェック機能ラメモリカード内部
及びメモリコントロール部にそれぞれ有効に設置するこ
とにより、エラー発生時そのエラーログ（エラー保持）
ｉｌｆｌＭにエリ故ｌｌｌｌｌＩｗＭ所がメモリコント
ロール部かメモリブロックかの分離ができ、かクメモリ
ブロックの中のどのメモリカードかの判別までできるよ
うにすることにある。即ち、ａ数ビットエラーによるシ
ステムダウン時にｌＩｇｌのエラーログ情報により修復
の之めの部品交換がカード単位で適確に行え、かつ修復
時間の短縮化が可能となるメモリ故障カード検出方式を
提供するものである。
上記目的を達成するために、本発明は差し替λ。
可能なメモリカードを複数配列したメモリアレイ部と、
該メモリアレイ部を制御するメモリコントロール部とか
ら構成されるメモリ装置において、メモリアドレス信号
系とタイミング信号系のチェック手段ｔ−前記メ毫すア
レイ部のメモリカード内部に備え、前記メモリコントロ
ール部にはメモリアドレス、タイミング、選択信号の送
出部分に各信号のチェック手段を備え、＃記Ｓつのチェ
ック手段により出力され友コントロール部からのエラー
信号とメモリカードからの工９−Ｍ号を記録するレジス
タを設け、複数ビットエラーによる障害発生時、該レジ
スタの内容を胱出すことによりメモリカード単位での故
障位置を検出可能゛とするメモリ鋏−故障箇所検出方式
である＠ その構成の詳細は次の二つの構成から成る。
該メモリアレイ部を制御するメモリコントロール部とか
ら構成されるメモリ装置において、メモリアドレス信号
系とタイミング信号系のチェック手段ｔ−前記メ毫すア
レイ部のメモリカード内部に備え、前記メモリコントロ
ール部にはメモリアドレス、タイミング、選択信号の送
出部分に各信号のチェック手段を備え、＃記Ｓつのチェ
ック手段により出力され友コントロール部からのエラー
信号とメモリカードからの工９−Ｍ号を記録するレジス
タを設け、複数ビットエラーによる障害発生時、該レジ
スタの内容を胱出すことによりメモリカード単位での故
障位置を検出可能゛とするメモリ鋏−故障箇所検出方式
である＠ その構成の詳細は次の二つの構成から成る。
（り メモリカードの構成
メモリカード内部での複数ビットエラー要因を確実にチ
ェック可能にするため、ｆｌｌ、数とットエラーに関与
するカード入力信号をメモリＲＡＭに対するメモリアド
レスＭＡ、メモリ′ＲＡＭ１ｌｙ制御用及びデータバッ
ファ制御用タイミング系ング選択信号Ｃ８とし、メモリ
アドレスＭＡは単なるドライバーＭＡＤＶで、メモリア
レイＲＡＭ ＡＲＲＡＹに分配されタイミングＴＭはド
ライバＴＭＤＶ＆選択信号０８でゲートすることにより
メモ替アレイＲＡＭ ＡＲＲＡＹ及びデータバッファＤ
ＴＢＦに分配されるよう構成し、ρ為つ各ドライバＭＡ
ＤＶ、ＴＭＤＶの出力にそれぞれチェック回路ＭＡＯＨ
（Ｍ）、ＴＭＯＨ（Ｍ） ′に配置し、チェック機能は
選択信号Ｃ８入力時にイネーブルになるよう、を次チェ
ック結果のエラー信号比よう構成する０ （２） コントロールＳＯＷ成 メモリアドレスＭＡ、タイミングＴＭ、選択信号Ｏ８の
各信号のメモリアレイ部への送出口においてそれぞれの
チェックｄ＠ＭＡＯＨ（０人ＴＭＯＨ（０）、０８０Ｈ
を設置し、かつそのチェッ０８Ｂ）とメモリブロックを
指定するアドレス（０８Ａ）とり７レツク凰動作信号（
ＲＦＯＹ ）及びメモリカードでのチェック結果信号（
＊ＭＡＢ、 （Ｍ） 、 ＊ＴＭｉ！ｔ（Ｍ） ）を
載持（ログンするロギングレジスタＬＧＲ１備凡である
。
ェック可能にするため、ｆｌｌ、数とットエラーに関与
するカード入力信号をメモリＲＡＭに対するメモリアド
レスＭＡ、メモリ′ＲＡＭ１ｌｙ制御用及びデータバッ
ファ制御用タイミング系ング選択信号Ｃ８とし、メモリ
アドレスＭＡは単なるドライバーＭＡＤＶで、メモリア
レイＲＡＭ ＡＲＲＡＹに分配されタイミングＴＭはド
ライバＴＭＤＶ＆選択信号０８でゲートすることにより
メモ替アレイＲＡＭ ＡＲＲＡＹ及びデータバッファＤ
ＴＢＦに分配されるよう構成し、ρ為つ各ドライバＭＡ
ＤＶ、ＴＭＤＶの出力にそれぞれチェック回路ＭＡＯＨ
（Ｍ）、ＴＭＯＨ（Ｍ） ′に配置し、チェック機能は
選択信号Ｃ８入力時にイネーブルになるよう、を次チェ
ック結果のエラー信号比よう構成する０ （２） コントロールＳＯＷ成 メモリアドレスＭＡ、タイミングＴＭ、選択信号Ｏ８の
各信号のメモリアレイ部への送出口においてそれぞれの
チェックｄ＠ＭＡＯＨ（０人ＴＭＯＨ（０）、０８０Ｈ
を設置し、かつそのチェッ０８Ｂ）とメモリブロックを
指定するアドレス（０８Ａ）とり７レツク凰動作信号（
ＲＦＯＹ ）及びメモリカードでのチェック結果信号（
＊ＭＡＢ、 （Ｍ） 、 ＊ＴＭｉ！ｔ（Ｍ） ）を
載持（ログンするロギングレジスタＬＧＲ１備凡である
。
上記構成により、工２−発生によるシステムダウン時ロ
ギングレジスタＬＧＲの内容、即ちエラーデータＩＢＤ
Ｔを解析することによりカード単位てＯ故障箇所の指摘
ｔｉｒｎｉｉにする・以下本発明を実施例につｉ″ｔ″
ｌｌ！１１面を参照して説明する・第１図はメモリカー
ドのブロック図で、本発明を実現゛するために複数ビッ
トエラーに結びつくアドレス及びタイミング系の１４統
のチェック機能、即ちメモリアドレスチェックＭＡＯＨ
（Ｍ）、タインングチェックＴＭＯＨ（Ｍ）を有してす
る。第１ｔＩＡにおいてＭＡ Ｄ Ｖはメモリコントロ
ール部より送出され九メモリアドレスＭＡをメモリアレ
イＲＡＭ ＡＲＲＡＹＫ分配するドライバーであり、Ｔ
ＭＤＶは同様にメモリコントロールａｌｌ！り送出され
るタイはングＴＭのうちメモリアレイＲＡＭＡＲＲＡＹ
）ＩＩＩＩ御に必要な列アドレス信ｇ几Ａ８．行アド
レス信号ＯＡＳ、ライトイネーブルＷＥをコントロール
部より送出されるチップセレクト（選択信号）Ｏ８でゲ
ートし選択信号Ｏ８に対応するメモリＲＡＭＪＦＦに分
配するドライバーである。メモリアレイＲＡＭ ’ＡＲ
ｆＬＡＹ Ｋ＃ｉ多数ツメ−ＴＪＲＡＭが適当な構成で
配列されている。ＤＴＢＦＦｉ畜込データ／読出しデー
タ％Ｄ／ＲＤのバッファで続出し時にはストローブ８Ｔ
ＡＢにより読出しデータＨＤが抽出される。選択信号Ｏ
８は通常メモリアドレスＭＡの上位アドレスのデコード
ｇＩ号でメモリカードには複数本人力するが、この選択
ＩＦ！号のオアＯＲ信号、即ちカードセレクト０ＤＳＬ
でもってストローブ８ＴＲＢがゲートされ、ま九メモリ
アドレスチェックｔｇ回路ＭＡＯＨ（Ｍ）、タイミング
チェック回路ＴＭＯＨ（Ｍ）も０ＤＳＬでゲートされ、
カードセレク） ０Ｄ８ＬがオンＯＮ Ｌ九時のみチェ
ックｆＲ能が町Ｑ （ｅｎａｂｌｅ ）となる。メモリ
アドレスチェック ＭＡＯ）（ＣＭ）はメモリアレイＲ
ＡＭ ＡＲＲＡＹに供給されるメモリアドレスドライバ
ーＭＡＤＶの出力とコントロール部で作成されたメモリ
アドレスパリティＭＡＰとのパリティチェッカーでチェ
ック結果はコントロール部で作成されたチェッククロッ
ク０ＨＯＩ、Ａにより抽出される。タインングチェック
ＴＭＯＨ（Ｍ）ａメモリアレイＲＡＭ ＡＲＲＡＹに供
給されるドライバＴＭＤＶの出力及びデータノくｙ７７
ＤＴＢＰＫ供給されるドライ” ＴＭＤＶ（５ＴＲＢ信
（資）のパリティチェッカーでタイミングＴＭは予め論
理が判っている次めチェック結果がどの位相で偶ａ／奇
ａｌｖｔｎ１０ｄｄにな４ カ４判１ｊｌｌ Ｌ’Ｃイ
４゜チェック結果はコントロール部で作成されたｇｖｅ
ｎｌｏｄｄ Ｋ対応した３本のチェッククロックＯＨ（
！ＬＴにより抽出された後オアＯＲされている。ｔた□
各々のチェック結果信号であるメモリアドレスエラー＊
ＭＡＲ（Ｍ）とタイミングエラー＊ＴＭＦｉ（Ｍ）はオ
ープンコレクタゲートで送出されメモリカード閣で布置
によるオアＤＯＴ−０８を可能にしている。
ギングレジスタＬＧＲの内容、即ちエラーデータＩＢＤ
Ｔを解析することによりカード単位てＯ故障箇所の指摘
ｔｉｒｎｉｉにする・以下本発明を実施例につｉ″ｔ″
ｌｌ！１１面を参照して説明する・第１図はメモリカー
ドのブロック図で、本発明を実現゛するために複数ビッ
トエラーに結びつくアドレス及びタイミング系の１４統
のチェック機能、即ちメモリアドレスチェックＭＡＯＨ
（Ｍ）、タインングチェックＴＭＯＨ（Ｍ）を有してす
る。第１ｔＩＡにおいてＭＡ Ｄ Ｖはメモリコントロ
ール部より送出され九メモリアドレスＭＡをメモリアレ
イＲＡＭ ＡＲＲＡＹＫ分配するドライバーであり、Ｔ
ＭＤＶは同様にメモリコントロールａｌｌ！り送出され
るタイはングＴＭのうちメモリアレイＲＡＭＡＲＲＡＹ
）ＩＩＩＩ御に必要な列アドレス信ｇ几Ａ８．行アド
レス信号ＯＡＳ、ライトイネーブルＷＥをコントロール
部より送出されるチップセレクト（選択信号）Ｏ８でゲ
ートし選択信号Ｏ８に対応するメモリＲＡＭＪＦＦに分
配するドライバーである。メモリアレイＲＡＭ ’ＡＲ
ｆＬＡＹ Ｋ＃ｉ多数ツメ−ＴＪＲＡＭが適当な構成で
配列されている。ＤＴＢＦＦｉ畜込データ／読出しデー
タ％Ｄ／ＲＤのバッファで続出し時にはストローブ８Ｔ
ＡＢにより読出しデータＨＤが抽出される。選択信号Ｏ
８は通常メモリアドレスＭＡの上位アドレスのデコード
ｇＩ号でメモリカードには複数本人力するが、この選択
ＩＦ！号のオアＯＲ信号、即ちカードセレクト０ＤＳＬ
でもってストローブ８ＴＲＢがゲートされ、ま九メモリ
アドレスチェックｔｇ回路ＭＡＯＨ（Ｍ）、タイミング
チェック回路ＴＭＯＨ（Ｍ）も０ＤＳＬでゲートされ、
カードセレク） ０Ｄ８ＬがオンＯＮ Ｌ九時のみチェ
ックｆＲ能が町Ｑ （ｅｎａｂｌｅ ）となる。メモリ
アドレスチェック ＭＡＯ）（ＣＭ）はメモリアレイＲ
ＡＭ ＡＲＲＡＹに供給されるメモリアドレスドライバ
ーＭＡＤＶの出力とコントロール部で作成されたメモリ
アドレスパリティＭＡＰとのパリティチェッカーでチェ
ック結果はコントロール部で作成されたチェッククロッ
ク０ＨＯＩ、Ａにより抽出される。タインングチェック
ＴＭＯＨ（Ｍ）ａメモリアレイＲＡＭ ＡＲＲＡＹに供
給されるドライバＴＭＤＶの出力及びデータノくｙ７７
ＤＴＢＰＫ供給されるドライ” ＴＭＤＶ（５ＴＲＢ信
（資）のパリティチェッカーでタイミングＴＭは予め論
理が判っている次めチェック結果がどの位相で偶ａ／奇
ａｌｖｔｎ１０ｄｄにな４ カ４判１ｊｌｌ Ｌ’Ｃイ
４゜チェック結果はコントロール部で作成されたｇｖｅ
ｎｌｏｄｄ Ｋ対応した３本のチェッククロックＯＨ（
！ＬＴにより抽出された後オアＯＲされている。ｔた□
各々のチェック結果信号であるメモリアドレスエラー＊
ＭＡＲ（Ｍ）とタイミングエラー＊ＴＭＦｉ（Ｍ）はオ
ープンコレクタゲートで送出されメモリカード閣で布置
によるオアＤＯＴ−０８を可能にしている。
次に第３図にメモリ装置のエラーチェック機能のうち本
発１１１１に関連する部分のブロック図を示す・本実施
例ではメモリアレイ部の同時動作するメモリカードは２
枚とし、従ってメモリブロックは２枚のメモリカードで
構成される。ｍｓＩｇにおいてＭＰ）Ｉ７）”レスマル
デグレクサでメモリ列ＲｏｗアドレスＭＲＡ（これは既
にり７レツシエアドレスがマルチプレクスされている）
とメモリ行先 ０ｏ１ｕｃｒｕｓアドレスＭＯ人をマルチプレクスしが
メモリアドレスＭＡを作成し、ｔた同時にＭＲＡとＭＯ
Ａに対するそれぞれのパリティ１８号であるＷＭＲＡＰ
とＭＯＡＰ ｆ：オルチプレクスしてメモリアドレスハ
リティＭＡＰを作成している。ＭＡとＭＡＰはパワーゲ
ートＰＧによりコントロール部よりメモリアレイ部のメ
モリカードすべてに共通に送出される。ＭＡＯＨ（０）
はコントロール部のＭＡ送出口におけるＭＡのパリティ
チェッカーである。ＤｇＯはチップセレクトアドレス０
８Ａのデコーダでチップセレクト（選択信号）ｏｓｔｔ
’ｔ”ｇｔ、、メモリブロック単位のメモリカードに共
通に関連するＣ８を送出している。なおリフレッシェ動
作時にはリフレすシ凰サイクル信号ＲＦＯＹによりデコ
ーダＤＩＯ出力は全選択状態になり０．８はすべてオン
ＯＮする。０８０ＨＦｉ、コントロール部の０８送出口
におけるＣ８のチェッカーで書込み／続出し動作時には
１本の０８信号だけがオンＯＮすることのチェック（ｌ
／チェック）またはす７レツシ一動作時には全部の０８
偏号がＯＮすることのチェックを行う。ＴＭＧは書込み
／続出し／リラレッシーの起動信号Ｖ％Ｔ／ＲＤ／ＲＦ
８Ｔよりメモリ装置で必要な各種タイミングを作成する
。タイミングＴＭ及びチェッククロックＯＨＯＬ人、０
ＨＯＬＴはパワーゲートＰＯによりコントロール部より
メモリカードすべてに共通に送出される。ＴＭｏＨ（０
）はコントロール部のＴＭ送出口におけるＴＭのチェッ
カーでメモリカード内で行っているチェッカーＴＭＯＨ
（Ｍ）と同様のチェック機能を有している・メモリカー
ド内部におけるチェッカーＭＡＯＨ（Ｍ） 。
発１１１１に関連する部分のブロック図を示す・本実施
例ではメモリアレイ部の同時動作するメモリカードは２
枚とし、従ってメモリブロックは２枚のメモリカードで
構成される。ｍｓＩｇにおいてＭＰ）Ｉ７）”レスマル
デグレクサでメモリ列ＲｏｗアドレスＭＲＡ（これは既
にり７レツシエアドレスがマルチプレクスされている）
とメモリ行先 ０ｏ１ｕｃｒｕｓアドレスＭＯ人をマルチプレクスしが
メモリアドレスＭＡを作成し、ｔた同時にＭＲＡとＭＯ
Ａに対するそれぞれのパリティ１８号であるＷＭＲＡＰ
とＭＯＡＰ ｆ：オルチプレクスしてメモリアドレスハ
リティＭＡＰを作成している。ＭＡとＭＡＰはパワーゲ
ートＰＧによりコントロール部よりメモリアレイ部のメ
モリカードすべてに共通に送出される。ＭＡＯＨ（０）
はコントロール部のＭＡ送出口におけるＭＡのパリティ
チェッカーである。ＤｇＯはチップセレクトアドレス０
８Ａのデコーダでチップセレクト（選択信号）ｏｓｔｔ
’ｔ”ｇｔ、、メモリブロック単位のメモリカードに共
通に関連するＣ８を送出している。なおリフレッシェ動
作時にはリフレすシ凰サイクル信号ＲＦＯＹによりデコ
ーダＤＩＯ出力は全選択状態になり０．８はすべてオン
ＯＮする。０８０ＨＦｉ、コントロール部の０８送出口
におけるＣ８のチェッカーで書込み／続出し動作時には
１本の０８信号だけがオンＯＮすることのチェック（ｌ
／チェック）またはす７レツシ一動作時には全部の０８
偏号がＯＮすることのチェックを行う。ＴＭＧは書込み
／続出し／リラレッシーの起動信号Ｖ％Ｔ／ＲＤ／ＲＦ
８Ｔよりメモリ装置で必要な各種タイミングを作成する
。タイミングＴＭ及びチェッククロックＯＨＯＬ人、０
ＨＯＬＴはパワーゲートＰＯによりコントロール部より
メモリカードすべてに共通に送出される。ＴＭｏＨ（０
）はコントロール部のＴＭ送出口におけるＴＭのチェッ
カーでメモリカード内で行っているチェッカーＴＭＯＨ
（Ｍ）と同様のチェック機能を有している・メモリカー
ド内部におけるチェッカーＭＡＯＨ（Ｍ） 。
１ＭＯＨ（Ｍ）のチａｙり結果信号＊ＭＡＪｉ（Ｍンと
＊Ｔ壓（Ｍ）は各々のメ毫すプ四νりの前半のメモリカ
ード間及び後手のメモリカード間で布巌におけるオア論
ＩＩ Ｄ ｏ ％ ＆されてそれぞれコントロール部の
ロギングレジスタＬＧＲに入力し、ＬＧＲをセットする
メモリブロックの前半のメモリカードに対応するのが＊
ＭＡＥ（Ｍ）Ｏ會＊ＴＭＫ （Ｍ） Ｏ後手のメモリカ
ードに対応するのが＊ＭＡＥ（Ｍ）１ 。
＊Ｔ壓（Ｍ）は各々のメ毫すプ四νりの前半のメモリカ
ード間及び後手のメモリカード間で布巌におけるオア論
ＩＩ Ｄ ｏ ％ ＆されてそれぞれコントロール部の
ロギングレジスタＬＧＲに入力し、ＬＧＲをセットする
メモリブロックの前半のメモリカードに対応するのが＊
ＭＡＥ（Ｍ）Ｏ會＊ＴＭＫ （Ｍ） Ｏ後手のメモリカ
ードに対応するのが＊ＭＡＥ（Ｍ）１ 。
＊ＴＭｇ（Ｍ）１である。またコントロール部における
チェッカーＭＡＯＨ（０）Ｉ０８０Ｈ，ＴＭＯ）ｉ（０
）のチヱック結果信号ＭＡｌ（０）、０８ｇ、ＴＭＥ（
０７及び０ＢＡｅＢＰＯＹもり、ＧＲに入力しＴＭＧで
作成されるチェッククロ、り０ＨＯＬ ＯにＬすＬＧＩ
’Ｌにセットされるａ Ｌ Ｇ Ｒはいずれかのエラー
発生時エラー通知信号ＢＲＲを送出しログアクト清報と
してこれらすべてのエラーデータｇａＤＴを転送する。
チェッカーＭＡＯＨ（０）Ｉ０８０Ｈ，ＴＭＯ）ｉ（０
）のチヱック結果信号ＭＡｌ（０）、０８ｇ、ＴＭＥ（
０７及び０ＢＡｅＢＰＯＹもり、ＧＲに入力しＴＭＧで
作成されるチェッククロ、り０ＨＯＬ ＯにＬすＬＧＩ
’Ｌにセットされるａ Ｌ Ｇ Ｒはいずれかのエラー
発生時エラー通知信号ＢＲＲを送出しログアクト清報と
してこれらすべてのエラーデータｇａＤＴを転送する。
そしてｇＲＤＴの解析を表１及び表２に示すように行り
て故障箇所の判別を行う・ 表１ ＡＯＨ 表１ ルを示し、表１はメモリアドレスチェックＭＡＯＨ表Ｓ
はタインングチェックＴＭＯＨの例を示している。表中
の１０＠は工２−なしく Ｎｏ Ｅｒｒｏｒ ）、”ｌ
＠はエラー発生（Ｅｒｒｏｒ）を現わし、各信号縁のエ
ラー発生状ｓＫより故障箇所の指摘を可能とする。
て故障箇所の判別を行う・ 表１ ＡＯＨ 表１ ルを示し、表１はメモリアドレスチェックＭＡＯＨ表Ｓ
はタインングチェックＴＭＯＨの例を示している。表中
の１０＠は工２−なしく Ｎｏ Ｅｒｒｏｒ ）、”ｌ
＠はエラー発生（Ｅｒｒｏｒ）を現わし、各信号縁のエ
ラー発生状ｓＫより故障箇所の指摘を可能とする。
表中の１＊１は％に発生頻度が少ないものである。
また、す７レツシ息動作時はメモリカードすべてが同時
動作するため、この時メモリカード側でエラーが発生し
た場合にはｇＲＤＴＯ中のＲＦＯＹを見てこれが１１の
時は以降の続出し／４ＩＩ込みアクセス時に発生する１
ＲＲ１りるいは２ビツトエラー検出によりシステムダウ
ンし九時に以前のｇＲＤＴ（ＲＦＯＹ−”ｌ“の時のン
とシステムダウン時の以上説明し次ように本発明によれ
ば、メモリカードｆｆ１ｌｌではメモリアレイＲＡＭ
ＡＲＲＡＹ周辺論Ｊ１回路の円、複数ビットエラーに結
びつく回路部のチェックを確１［Ｋ行うよう構成し、メ
モリフ／トロール部に設けたメモリアレイ部への送出信
号のチェック結果とメモリカード内のチェック結果とを
配縁することにより、複数ビットエラー発生によるシス
テムダウン時にログアウト１青報によりカード単位での
故障箇所の部品交換が行え、かつ修復時間が短縮できる
効果がある。
動作するため、この時メモリカード側でエラーが発生し
た場合にはｇＲＤＴＯ中のＲＦＯＹを見てこれが１１の
時は以降の続出し／４ＩＩ込みアクセス時に発生する１
ＲＲ１りるいは２ビツトエラー検出によりシステムダウ
ンし九時に以前のｇＲＤＴ（ＲＦＯＹ−”ｌ“の時のン
とシステムダウン時の以上説明し次ように本発明によれ
ば、メモリカードｆｆ１ｌｌではメモリアレイＲＡＭ
ＡＲＲＡＹ周辺論Ｊ１回路の円、複数ビットエラーに結
びつく回路部のチェックを確１［Ｋ行うよう構成し、メ
モリフ／トロール部に設けたメモリアレイ部への送出信
号のチェック結果とメモリカード内のチェック結果とを
配縁することにより、複数ビットエラー発生によるシス
テムダウン時にログアウト１青報によりカード単位での
故障箇所の部品交換が行え、かつ修復時間が短縮できる
効果がある。
第１図は本発明のメモリ装置のメモリカードブロック構
成図、第３図は本発明のメモリ装置エラーチェック系の
ブロック構成図である。 ＲＡＭ ＡＲＲＡＹ＋メモリアレイ、 ＭＡＤＶ ＋ メモリアドレスドラ１バＴＭＤＶ
＋ タイミングドライバＤＴＢＦ Ｉ データ
バッファ ＭＡＯＨ（Ｍ）＋メモリアドレスチェック回路ＴＭＯＨ
（Ｍ）ｌタイｉングチェック回路ＭＡ ＋メモリア
ドレス ＴＭ ＋タイ建ングアドレス ０８ ＋選択信号 ０）１０ＬＴ ＋タイミングチェッククロ、り０ＨＯＬ
Ａ ＩアドレスチェッククロックＭＡＰ ｒメモ
リアドレスドラ１ ＭＰＸ Ｉマルチプレクサ ＤＩＯｓデコーダ ＴＭＧ Ｉタイミング発生回路 ＭＡＯＨ（０）ｌメモリアドレスチェッカー０８０Ｈ蓼
選択信号チェッカー ＴＭＯＨ（０）＋タイ建ング信号チェッカーＬＧＲＩロ
ギ／グレジスタ
成図、第３図は本発明のメモリ装置エラーチェック系の
ブロック構成図である。 ＲＡＭ ＡＲＲＡＹ＋メモリアレイ、 ＭＡＤＶ ＋ メモリアドレスドラ１バＴＭＤＶ
＋ タイミングドライバＤＴＢＦ Ｉ データ
バッファ ＭＡＯＨ（Ｍ）＋メモリアドレスチェック回路ＴＭＯＨ
（Ｍ）ｌタイｉングチェック回路ＭＡ ＋メモリア
ドレス ＴＭ ＋タイ建ングアドレス ０８ ＋選択信号 ０）１０ＬＴ ＋タイミングチェッククロ、り０ＨＯＬ
Ａ ＩアドレスチェッククロックＭＡＰ ｒメモ
リアドレスドラ１ ＭＰＸ Ｉマルチプレクサ ＤＩＯｓデコーダ ＴＭＧ Ｉタイミング発生回路 ＭＡＯＨ（０）ｌメモリアドレスチェッカー０８０Ｈ蓼
選択信号チェッカー ＴＭＯＨ（０）＋タイ建ング信号チェッカーＬＧＲＩロ
ギ／グレジスタ
Claims (1)
- 【特許請求の範囲】 差し替え可能なメモリカードをａ数配伺し九メモリアレ
イ部と、該メモリアレイ部をＩＩＩＩ（ｔｉｌｌするメ
モリコントロ７一ル部とから構成されるメモリ装置にお
いて、メモリアドレス信号系とタイミング系のチェック
手段ｔ−前記メモリアレイ部のメモリカード内部に備え
、＃記メモリコントロール部には人 メモリカドレ〃、タイミング、選択信号の送出部分に各
信号のチェック手段ｔ−１え、Ｓ紀２つのチェック手段
により出力されたコントロール部からのエラーｇ１ｇと
メモリカードからのニラー徊号を記録するレジスタを設
け、複数ビットエラーによる障害発生時、該レジスタの
Ｐ３ｄを続出すことによりメモリカード単位での故障位
Ｉｔを慣出司叱とするメモリ装置故障箇所検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098555A JPS6046458B2 (ja) | 1981-06-25 | 1981-06-25 | メモリ装置故障箇所検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098555A JPS6046458B2 (ja) | 1981-06-25 | 1981-06-25 | メモリ装置故障箇所検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581897A true JPS581897A (ja) | 1983-01-07 |
| JPS6046458B2 JPS6046458B2 (ja) | 1985-10-16 |
Family
ID=14222930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098555A Expired JPS6046458B2 (ja) | 1981-06-25 | 1981-06-25 | メモリ装置故障箇所検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046458B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48104443A (ja) * | 1972-04-14 | 1973-12-27 | ||
| JPS53107437U (ja) * | 1977-02-04 | 1978-08-29 | ||
| JPS5587392A (en) * | 1978-12-22 | 1980-07-02 | Hitachi Ltd | Semiconductor memory device |
-
1981
- 1981-06-25 JP JP56098555A patent/JPS6046458B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48104443A (ja) * | 1972-04-14 | 1973-12-27 | ||
| JPS53107437U (ja) * | 1977-02-04 | 1978-08-29 | ||
| JPS5587392A (en) * | 1978-12-22 | 1980-07-02 | Hitachi Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6046458B2 (ja) | 1985-10-16 |
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