JPS6046458B2 - メモリ装置故障箇所検出方式 - Google Patents
メモリ装置故障箇所検出方式Info
- Publication number
- JPS6046458B2 JPS6046458B2 JP56098555A JP9855581A JPS6046458B2 JP S6046458 B2 JPS6046458 B2 JP S6046458B2 JP 56098555 A JP56098555 A JP 56098555A JP 9855581 A JP9855581 A JP 9855581A JP S6046458 B2 JPS6046458 B2 JP S6046458B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- error
- address
- check
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ装置、特に大容量のメモリ装置でメ
モリカードが多数実装されるようなシステムにおける複
数ビットエラー発生によるシステムダウン時のメモリ装
置の故障箇所の検出方式に関する。
モリカードが多数実装されるようなシステムにおける複
数ビットエラー発生によるシステムダウン時のメモリ装
置の故障箇所の検出方式に関する。
メモリ装置は、リピータビリテイのあるメモリカード
を多数配列したメモリアレイ部と、メモリアレイ部を制
御するメモリコントロール部により構成される。
を多数配列したメモリアレイ部と、メモリアレイ部を制
御するメモリコントロール部により構成される。
メモリカードには、いくつかのメモ引Ｃ（ＲＡＮ）が適
当な構成に配置されている。 一般的にメモリ装置では
ＳＥＣ−ＤＥＤ（ＳｉｎｇｌｅＥｒｒｏｒＣｏｒｒｅｃ
−ＤｏｗｂｌｅＥｒｒｏｒＤｅｔｅｃｔ）符号によるＥ
ＣＣ（ＥｒｒｏｒＣｈｅｃｋａｎｄＣｏｒｒｅｃｔ）機
構、即ち、１ビットエラーは自動訂正し、２ビットエラ
ーは確実に検出する機能を有している。またエラー発生
時はエラービットを示すシンドロームとエラーアドレス
等を保持する機能を持ち、その保持内容の出力情報を解
析することにより故障箇所の指摘を可能にしている。
１ビットエラーの場合は、ＥＣＣ機構により自動的にエ
ラー訂正されるため支障なく処理は続行され、エラー情
報は逐次保持格能される。
当な構成に配置されている。 一般的にメモリ装置では
ＳＥＣ−ＤＥＤ（ＳｉｎｇｌｅＥｒｒｏｒＣｏｒｒｅｃ
−ＤｏｗｂｌｅＥｒｒｏｒＤｅｔｅｃｔ）符号によるＥ
ＣＣ（ＥｒｒｏｒＣｈｅｃｋａｎｄＣｏｒｒｅｃｔ）機
構、即ち、１ビットエラーは自動訂正し、２ビットエラ
ーは確実に検出する機能を有している。またエラー発生
時はエラービットを示すシンドロームとエラーアドレス
等を保持する機能を持ち、その保持内容の出力情報を解
析することにより故障箇所の指摘を可能にしている。
１ビットエラーの場合は、ＥＣＣ機構により自動的にエ
ラー訂正されるため支障なく処理は続行され、エラー情
報は逐次保持格能される。
従つて蓄積されたエラーアドレス、シンドロームの規則
性を見ることにより、メモリＲＡＭ故障か、それとも書
込みデータ／読出しデータ（ＷＤ／ＲＤ）系回路の故障
かの判断が可能である。ＷＤ／ＲＤ系回路はメモリコン
トロール部及びメモリアレイ部にわたつていて、この系
で間欠的にエラーが発生した時は故障箇所の指摘が困難
な場合があるが、修理時に故障箇所を誤つて交換しても
このエラーはシステムダウンに至る故障モードでないた
め特に支障無く、エラーが再発すれば順次関連箇所を交
換していけばよい。 ところが２ビットエラー検出時は
、システムダウンに至り障害情報出力（ログアウト）さ
れたエラーアドレス、シンドロームからは故障箇所の判
断が不可能である。
性を見ることにより、メモリＲＡＭ故障か、それとも書
込みデータ／読出しデータ（ＷＤ／ＲＤ）系回路の故障
かの判断が可能である。ＷＤ／ＲＤ系回路はメモリコン
トロール部及びメモリアレイ部にわたつていて、この系
で間欠的にエラーが発生した時は故障箇所の指摘が困難
な場合があるが、修理時に故障箇所を誤つて交換しても
このエラーはシステムダウンに至る故障モードでないた
め特に支障無く、エラーが再発すれば順次関連箇所を交
換していけばよい。 ところが２ビットエラー検出時は
、システムダウンに至り障害情報出力（ログアウト）さ
れたエラーアドレス、シンドロームからは故障箇所の判
断が不可能である。
即ち、エラーアドレスは検出されるが規則性も不明のた
め、メモリアレイ部かメモリコントロール部かの故障箇
所の分離ができず、間欠エラーの場合、交換単位は、メ
モリコントロール部及びそのエラーアドレスに関連する
すべてのメモリカードと広範にわたる。またエラーが再
現する場合、交換単位を１枚のカードに絞るにも交換作
業の試行を結り返すことになり修復時間が長くなる。
め、メモリアレイ部かメモリコントロール部かの故障箇
所の分離ができず、間欠エラーの場合、交換単位は、メ
モリコントロール部及びそのエラーアドレスに関連する
すべてのメモリカードと広範にわたる。またエラーが再
現する場合、交換単位を１枚のカードに絞るにも交換作
業の試行を結り返すことになり修復時間が長くなる。
２ビットエラーの要因はメモリＲＡＭどうしの故障の重
りによることはほとんど無く（交換メモリ等の手段で回
避できる）、むしろメモリコントロール部及びメモリカ
ードのＷＤ／ＲＤ系回路を除くすべての論理回路による
ことが圧倒的に多い。
りによることはほとんど無く（交換メモリ等の手段で回
避できる）、むしろメモリコントロール部及びメモリカ
ードのＷＤ／ＲＤ系回路を除くすべての論理回路による
ことが圧倒的に多い。
また、この論理回路部の故障は２ビットエラーではなく
複数ビットエラーに結びつくと言つてよい。従来、この
複数ビットエラーに関するチェック機能は、メモリ装置
のインタフェース信号のチェック、メモリコントロール
部でのリフレッシュ系のチェック、メモリカードでのメ
モリアドレスのチェック等、個別には装備されているが
、複数ビットエラー発生時に故障箇所の分離のために有
効に働く検出手段は無かつた。
複数ビットエラーに結びつくと言つてよい。従来、この
複数ビットエラーに関するチェック機能は、メモリ装置
のインタフェース信号のチェック、メモリコントロール
部でのリフレッシュ系のチェック、メモリカードでのメ
モリアドレスのチェック等、個別には装備されているが
、複数ビットエラー発生時に故障箇所の分離のために有
効に働く検出手段は無かつた。
メモリ装置は大容量化が要求され、論理回路は１−ＳＩ
化が増進されているためシステムに占めるメモリカード
の物理的な量はますます多くなる。
化が増進されているためシステムに占めるメモリカード
の物理的な量はますます多くなる。
メモリカードはビット幅の長いシステムでは通常あるド
レスに対して複数枚が同時動作する。（ここであるアド
レスに対応した複数枚のメモリカードをメモリブロック
と呼ぶ）本発明の目的は、論理回路をできるだけメモリ
コントロール部に集約させてメモリカード内部のメモリ
ＲＡＭ周辺論理回路を単純な構成にし、複数ビットエラ
ーに結びつくエラーチェック機能をメモリカード内部及
びメモリコントロール部にそれぞれ有効に設置すること
により、エラー発生時そのエラーログ（エラー保持）情
報により故障箇所がメモリコントロール部かメモリブロ
ックかの分離ができ、かつメモリブロックの中のどのメ
モリカードかの判別までできるようにすることにある。
レスに対して複数枚が同時動作する。（ここであるアド
レスに対応した複数枚のメモリカードをメモリブロック
と呼ぶ）本発明の目的は、論理回路をできるだけメモリ
コントロール部に集約させてメモリカード内部のメモリ
ＲＡＭ周辺論理回路を単純な構成にし、複数ビットエラ
ーに結びつくエラーチェック機能をメモリカード内部及
びメモリコントロール部にそれぞれ有効に設置すること
により、エラー発生時そのエラーログ（エラー保持）情
報により故障箇所がメモリコントロール部かメモリブロ
ックかの分離ができ、かつメモリブロックの中のどのメ
モリカードかの判別までできるようにすることにある。
即ち、複数ビットエラーによるシステムダウン時に１回
のエラーログ情報により修復のための部品交換力幼一ド
単位で適確に行え、かつ修復時間の短縮化が可能となる
メモリ故障カード検出方式を提供するものである。上記
目的を達成するために、本発明は差し替え可能なメモリ
カードを複数配列したメモリアレイ部と、該メモリアレ
イ部を制御するメモリコントロール部とから構成される
メモリ装置において、メモリアドレス信号系とタイミン
グ信号系のチエツク手段を前記メモリアレイ部のメモリ
カード内部に備え、前記メモリコントロール部にはメモ
リアドレス、タイミング、選択信号の送出部分に各信号
のチェック手段を備え、前記２つのチェック手段により
出力されたコントロール部からのエラー信号とメモリカ
ードからのエラー信号を記録するレジスタを設け、複数
ビットエラーによる障害発生時、該レジスタの内容を読
出すことによりメモリカード単位での故障位置を検出可
能とするメモリ装置故障箇所検出方式である。
のエラーログ情報により修復のための部品交換力幼一ド
単位で適確に行え、かつ修復時間の短縮化が可能となる
メモリ故障カード検出方式を提供するものである。上記
目的を達成するために、本発明は差し替え可能なメモリ
カードを複数配列したメモリアレイ部と、該メモリアレ
イ部を制御するメモリコントロール部とから構成される
メモリ装置において、メモリアドレス信号系とタイミン
グ信号系のチエツク手段を前記メモリアレイ部のメモリ
カード内部に備え、前記メモリコントロール部にはメモ
リアドレス、タイミング、選択信号の送出部分に各信号
のチェック手段を備え、前記２つのチェック手段により
出力されたコントロール部からのエラー信号とメモリカ
ードからのエラー信号を記録するレジスタを設け、複数
ビットエラーによる障害発生時、該レジスタの内容を読
出すことによりメモリカード単位での故障位置を検出可
能とするメモリ装置故障箇所検出方式である。
その構成の詳細は次の二つの構成から成る。
（１）メモリカードの構成 メモリカード内部での複数
ビットエラー要因を確実にチェック可能にするため、複
数ビットエラーに関与するカード入力信号をメモリＲＡ
Ｍに対するメモリアドレスＭＡｌメモリＲ八４制御用及
びデータバッファ制御用タイミングＴＭと選択信号０Ｓ
とし、メモリアドレスＭＡは単なるドライバーＭＡＤＶ
で、メモリアレイＲＡＭＡＲＲＡＹに分配されタイミン
グＴＭはドライバＴＭＤＶを選択信号ＣＳでゲートする
ことによりメモリアレイＲＡＭＡＲＲＡＹ及びデータバ
ッファＤＴＢＦに分配されるよう構成し、かつ各ドライ
バＭＡＤＶ．．ＴＭＤＶの出力にそれぞれチェック回路
ＭＡＣＨ（Ｍ）．ＴＭＣＨ（Ｍ）を配置し、チェック機
能は選択信号ＣＳ入力時にイネーブルになるよう、また
チェック結果のエラー信号出力（＊ＭＡＥ（Ｍ），＊Ｔ
ＭＥ（Ｍ））はメモリカード間で布線におけるオア論理
ＤＯｔ−０Ｒがとれるよう構成する。
ビットエラー要因を確実にチェック可能にするため、複
数ビットエラーに関与するカード入力信号をメモリＲＡ
Ｍに対するメモリアドレスＭＡｌメモリＲ八４制御用及
びデータバッファ制御用タイミングＴＭと選択信号０Ｓ
とし、メモリアドレスＭＡは単なるドライバーＭＡＤＶ
で、メモリアレイＲＡＭＡＲＲＡＹに分配されタイミン
グＴＭはドライバＴＭＤＶを選択信号ＣＳでゲートする
ことによりメモリアレイＲＡＭＡＲＲＡＹ及びデータバ
ッファＤＴＢＦに分配されるよう構成し、かつ各ドライ
バＭＡＤＶ．．ＴＭＤＶの出力にそれぞれチェック回路
ＭＡＣＨ（Ｍ）．ＴＭＣＨ（Ｍ）を配置し、チェック機
能は選択信号ＣＳ入力時にイネーブルになるよう、また
チェック結果のエラー信号出力（＊ＭＡＥ（Ｍ），＊Ｔ
ＭＥ（Ｍ））はメモリカード間で布線におけるオア論理
ＤＯｔ−０Ｒがとれるよう構成する。
（２）コントロール部の構成
メモリアドレスＭＡｌタイミングＴＭｌ選択信号ＣＳ
の各信号のメモリアレイ部への送出口においてそれぞれ
のチェック回路ＭＡＣＨＣｌＴＭＣＨＣ，．ＣＳＣＨを
設置し、かつそのチェック結果のエラー信号（ＭＡＥＣ
，ＴＭＥＣ，ＣＳＥ）） とメモリブロックを指定する
アドレス（ＣＳＡ）とリフレッシュ動作信号（ＲＦＣＹ
）及びメモリカードでのチェック結果信号（＊ＭＡＥ（
Ｍ），ＴＭＥ（Ｍ））を報特（ログ）するロギングレジ
スタＬＧＲを備えてある。
の各信号のメモリアレイ部への送出口においてそれぞれ
のチェック回路ＭＡＣＨＣｌＴＭＣＨＣ，．ＣＳＣＨを
設置し、かつそのチェック結果のエラー信号（ＭＡＥＣ
，ＴＭＥＣ，ＣＳＥ）） とメモリブロックを指定する
アドレス（ＣＳＡ）とリフレッシュ動作信号（ＲＦＣＹ
）及びメモリカードでのチェック結果信号（＊ＭＡＥ（
Ｍ），ＴＭＥ（Ｍ））を報特（ログ）するロギングレジ
スタＬＧＲを備えてある。
上記構成により、エラー発生によるシステムダウン時ロ
ギングレジスタＬＧＲの内容、即ちエラーデータＥＲＤ
Ｔを解析することによりカード単位ての故障箇所の指摘
を可能にする。
ギングレジスタＬＧＲの内容、即ちエラーデータＥＲＤ
Ｔを解析することによりカード単位ての故障箇所の指摘
を可能にする。
以下本発明を実施例について図面を参照して説明する。
第１図はメモリカードのブロック図で、本発明を実現す
るために複数ビットエラーに結びつくアドレス及びタイ
ミング系の２系統のチェック機能、即ちメモリアドレス
チェックＭＡＣＨ（Ｍ）、タイミングチェックＴＭＣＨ
（Ｍ）を有している。第１図においてＭＡＤＶはメモリ
コントロール部より送出されたメモリアドレスＭＡをメ
モリアレイＲＡＭＡＲＲＡＹに分配するドライバーであ
り、ＴＭＤＶは同様にメモリコントロール部より送出さ
れタミングＴＭのうちメモリアレイＲ，ＡＭＡＲＲＡＹ
制御に必要な列アドレス信号ＲＡＳｌ行アドレス信号Ｃ
ＡＳｌライトネーブルＷＥをコントロール部より送出さ
れるチップセレクト（選択信号）ＣＳでゲートし選択信
号ＣＳに対するメモリＲＡＭ群に分配するドライバーで
ある。メモリアレイＲＡＭＡＲＲＡＹには多数のメモリ
ＲＡＭが適当な構成で配列されている。ＤＴＢＦは書込
データ／読出しデータＷＤ／ＲＤのバッファで読出し時
にはストローブＳＴＲＢにより読出しデータＲＤが抽出
される。選択信号ＣＳは通常メモリアドレスＭＡの上位
アドレスのデコード信号でメモリカードには複数本人力
するが、この選択信号のオア０Ｒ信号、即ちカードセレ
クトＣＤＳＬでもつてストローブＳＴＲＢがゲートされ
、またメモリアドレスチェック回路ＭＡＣＨ（Ｍ），タ
イミングチェック回路ＴＭＣＨ（Ｍ）もＣＤＳＬでゲー
トされ、カードセレクトＣＤＳＬがオン０Ｎした時のみ
チェック機能が可能（Ｅｎａｂｌｅ）となる。メモリア
ドレスチェックＭＡＣＨ（Ｍ）はメモリアレイＲＡＭＡ
ＲＲＡＹに供給されるメモリアドレスドライバーＭＡＤ
Ｖの出力とコントロール部で作成されたメモリアドレス
パリテイＭＡＰとのパリテイチェッカーでチェック結果
はコントロール部で作成されたチェッククロックＣＨＣ
ＬＡにより抽出される。タイミングチェックＴＭＣＨ（
Ｍ）はメモリアレイＲＡＭＡＲＲＡＹに供給されるドラ
イバＴＭＤＶの出力及びデータバッファＤＴＢＦに供給
されるドライバＴＭＤＶ（ＳＴＲＢ信号）のパリテイチ
ェッカーでタイミングＴＭは予め論理が判つているため
チェック結果がどの位相で偶数／奇数Ｅｖｅｎ／０ｄｄ
になるかも判明している。チェック結果はコントロール
部で作成されたＥｖｅｎ／０ｄｄに対応した２本のチェ
ッククロックＣＨＣＬＴにより抽出された後オア０Ｒさ
れている。また各々のチェック結果信号であるメモリア
ドレスエラー＊ＭＡＥ（Ｍ）とタイミングエラー＊Ｔｒ
！４Ｅ（Ｍ）はオープンコレクタゲートで送出されメモ
リカード間で布線によるオアＤＣＴ−０Ｒを可能にして
いる。次に第２図にメモリ装置のエラーチェック機能の
うち本発明に関連する部分のブロック図を示す。
るために複数ビットエラーに結びつくアドレス及びタイ
ミング系の２系統のチェック機能、即ちメモリアドレス
チェックＭＡＣＨ（Ｍ）、タイミングチェックＴＭＣＨ
（Ｍ）を有している。第１図においてＭＡＤＶはメモリ
コントロール部より送出されたメモリアドレスＭＡをメ
モリアレイＲＡＭＡＲＲＡＹに分配するドライバーであ
り、ＴＭＤＶは同様にメモリコントロール部より送出さ
れタミングＴＭのうちメモリアレイＲ，ＡＭＡＲＲＡＹ
制御に必要な列アドレス信号ＲＡＳｌ行アドレス信号Ｃ
ＡＳｌライトネーブルＷＥをコントロール部より送出さ
れるチップセレクト（選択信号）ＣＳでゲートし選択信
号ＣＳに対するメモリＲＡＭ群に分配するドライバーで
ある。メモリアレイＲＡＭＡＲＲＡＹには多数のメモリ
ＲＡＭが適当な構成で配列されている。ＤＴＢＦは書込
データ／読出しデータＷＤ／ＲＤのバッファで読出し時
にはストローブＳＴＲＢにより読出しデータＲＤが抽出
される。選択信号ＣＳは通常メモリアドレスＭＡの上位
アドレスのデコード信号でメモリカードには複数本人力
するが、この選択信号のオア０Ｒ信号、即ちカードセレ
クトＣＤＳＬでもつてストローブＳＴＲＢがゲートされ
、またメモリアドレスチェック回路ＭＡＣＨ（Ｍ），タ
イミングチェック回路ＴＭＣＨ（Ｍ）もＣＤＳＬでゲー
トされ、カードセレクトＣＤＳＬがオン０Ｎした時のみ
チェック機能が可能（Ｅｎａｂｌｅ）となる。メモリア
ドレスチェックＭＡＣＨ（Ｍ）はメモリアレイＲＡＭＡ
ＲＲＡＹに供給されるメモリアドレスドライバーＭＡＤ
Ｖの出力とコントロール部で作成されたメモリアドレス
パリテイＭＡＰとのパリテイチェッカーでチェック結果
はコントロール部で作成されたチェッククロックＣＨＣ
ＬＡにより抽出される。タイミングチェックＴＭＣＨ（
Ｍ）はメモリアレイＲＡＭＡＲＲＡＹに供給されるドラ
イバＴＭＤＶの出力及びデータバッファＤＴＢＦに供給
されるドライバＴＭＤＶ（ＳＴＲＢ信号）のパリテイチ
ェッカーでタイミングＴＭは予め論理が判つているため
チェック結果がどの位相で偶数／奇数Ｅｖｅｎ／０ｄｄ
になるかも判明している。チェック結果はコントロール
部で作成されたＥｖｅｎ／０ｄｄに対応した２本のチェ
ッククロックＣＨＣＬＴにより抽出された後オア０Ｒさ
れている。また各々のチェック結果信号であるメモリア
ドレスエラー＊ＭＡＥ（Ｍ）とタイミングエラー＊Ｔｒ
！４Ｅ（Ｍ）はオープンコレクタゲートで送出されメモ
リカード間で布線によるオアＤＣＴ−０Ｒを可能にして
いる。次に第２図にメモリ装置のエラーチェック機能の
うち本発明に関連する部分のブロック図を示す。
本実施例ではメモリアレイ部の同時動作するメモリカー
ドは２枚とし、従つてメモリブロックは２枚のメモリカ
ードで構成される。第２図においてＭＰＸはアドレスマ
ルチプレクサでメモリ列ＲＯｗアドレスＭＲＡ（これは
既にリフレッシュアドレスがマルチプレクスされている
）とメモリ行ＣＯｌｕｍｎアドレスＭＣＡをマルチプレ
クスし２メモリアドレスＭＡを作成し、また同時にＭＲ
ＡとＭＣＡに対するそれぞれのパリテイ信号である■石
■とＭＣＡＰをマルチプレクスしてメモリアドレスパリ
テイＭＡＰを作成している。ＭＡとＭＡＰはパワーゲー
トＰＧによりコントロール部よりメモリアレイ部のメモ
リカードすべてに共通に送出される。ＭＡＣＨＣ叛コン
トロール部のＭＡ送出口におけるＭＡのパリテイチェッ
カーである。ＤＥＣはチップセレクトアドレスＣＳＡの
デコーダでチップセレクト（選択信号）ＣＳを作成し、
メモリブロック単位のメモリカードに共通に関連する・
ＣＳを送出している。なおリフレッシュ動作時にはリフ
レッシュサイクル信号ＲＦＣＹによりデコーダＤＥＣ出
力は全選択状態になりＣＳはすべてオン０Ｎする。ＣＳ
ＣＨは、コントロール部のＣＳ送出口におけるＣＳのチ
ェッカーで書込み／読出し動作．時には１本のＣＳ信号
だけがオン０Ｎすることのチェック（１／ｎチェック）
またはリフレッシュ動作時には全部のＣＳ信号が０Ｎす
ることのチェックを行う。ＴＭＧは書込み／読出し／リ
フレッシュの起動信号ＷＴ／ＲＤ／ＲＦＳＴよりメモリ
装置で必Ｌ要な各種タイミングを作成する。タイミング
ＴＭ及びチェッククロックＣＨＣＬＡ，ＣＨＣＬＴはパ
ワーゲートＰＧによりコントロール部よりメモリカード
すべてに共通に送出される。ＴＭＣＨＣはコントロール
部のＴＭ送出口におけるＴＭのチェッカ一でメモリカー
ド内で行つているチェッカーＴＭＣＨ（Ｍ）と同様のチ
ェック機能を有している。メモリカード内部におけるチ
ェッカーＭＡＣＨ（Ｍ），ＴＭＣＨ（Ｍ）のチェック結
果信号＊ＭＡＥ（Ｍ）と＊ＴＭＥ（Ｍ）は各々のメモリ
ブ七ツクの前半のメモリカード間及び後半のメモリカー
ド間て布線におけるオア論理ＤＯｔ−０Ｒされてそれぞ
れコントロール部のロギンスレジスタＬＧＲに入力し、
ＬＧＲをセットするメモリブロックの前半のメモリカー
ドに対応するのが＊ＭＡＥ（Ｍ）０，＊ＴＭＥ（Ｍ）０
後半のメモリカードに対ャゝ応するのが＊ＭＡＥ（Ｍ）
１，＊ＴＭＥ（Ｍ）１である。
ドは２枚とし、従つてメモリブロックは２枚のメモリカ
ードで構成される。第２図においてＭＰＸはアドレスマ
ルチプレクサでメモリ列ＲＯｗアドレスＭＲＡ（これは
既にリフレッシュアドレスがマルチプレクスされている
）とメモリ行ＣＯｌｕｍｎアドレスＭＣＡをマルチプレ
クスし２メモリアドレスＭＡを作成し、また同時にＭＲ
ＡとＭＣＡに対するそれぞれのパリテイ信号である■石
■とＭＣＡＰをマルチプレクスしてメモリアドレスパリ
テイＭＡＰを作成している。ＭＡとＭＡＰはパワーゲー
トＰＧによりコントロール部よりメモリアレイ部のメモ
リカードすべてに共通に送出される。ＭＡＣＨＣ叛コン
トロール部のＭＡ送出口におけるＭＡのパリテイチェッ
カーである。ＤＥＣはチップセレクトアドレスＣＳＡの
デコーダでチップセレクト（選択信号）ＣＳを作成し、
メモリブロック単位のメモリカードに共通に関連する・
ＣＳを送出している。なおリフレッシュ動作時にはリフ
レッシュサイクル信号ＲＦＣＹによりデコーダＤＥＣ出
力は全選択状態になりＣＳはすべてオン０Ｎする。ＣＳ
ＣＨは、コントロール部のＣＳ送出口におけるＣＳのチ
ェッカーで書込み／読出し動作．時には１本のＣＳ信号
だけがオン０Ｎすることのチェック（１／ｎチェック）
またはリフレッシュ動作時には全部のＣＳ信号が０Ｎす
ることのチェックを行う。ＴＭＧは書込み／読出し／リ
フレッシュの起動信号ＷＴ／ＲＤ／ＲＦＳＴよりメモリ
装置で必Ｌ要な各種タイミングを作成する。タイミング
ＴＭ及びチェッククロックＣＨＣＬＡ，ＣＨＣＬＴはパ
ワーゲートＰＧによりコントロール部よりメモリカード
すべてに共通に送出される。ＴＭＣＨＣはコントロール
部のＴＭ送出口におけるＴＭのチェッカ一でメモリカー
ド内で行つているチェッカーＴＭＣＨ（Ｍ）と同様のチ
ェック機能を有している。メモリカード内部におけるチ
ェッカーＭＡＣＨ（Ｍ），ＴＭＣＨ（Ｍ）のチェック結
果信号＊ＭＡＥ（Ｍ）と＊ＴＭＥ（Ｍ）は各々のメモリ
ブ七ツクの前半のメモリカード間及び後半のメモリカー
ド間て布線におけるオア論理ＤＯｔ−０Ｒされてそれぞ
れコントロール部のロギンスレジスタＬＧＲに入力し、
ＬＧＲをセットするメモリブロックの前半のメモリカー
ドに対応するのが＊ＭＡＥ（Ｍ）０，＊ＴＭＥ（Ｍ）０
後半のメモリカードに対ャゝ応するのが＊ＭＡＥ（Ｍ）
１，＊ＴＭＥ（Ｍ）１である。
またコントロール部におけるチェッカーＭＡＣＨＣ，Ｃ
ＳＣＨ，ＴＭＣＨＣのチェック結果信号ＭＡＥＣ，ＣＳ
Ｅ，ＴＭＥＣ及びＣＳＡ，ＲＦＣＹもＬＧＲに入力しＴ
ＭＧで作成されるチェッククロックＣＨＣＬＯによりＬ
ＧＲにセットされる。ＬＧＲはいずれかのエラー発生時
エラー通知信号ＥＲＲを送出しログアウト情報としてこ
れらすべてのエラーデータＥＲＤＴを転送する。そして
ＥＲＤＴの解析を表１及び表２に示すように行つて故障
箇所の判別を行う。表１，表２はエラーデータＥＲＤＴ
の解析テーブルを示し、表１はメモリアドレスチェック
ＭＡＣＨ表２はタイミングチェックＴＭＣＨの例を示し
ている。
ＳＣＨ，ＴＭＣＨＣのチェック結果信号ＭＡＥＣ，ＣＳ
Ｅ，ＴＭＥＣ及びＣＳＡ，ＲＦＣＹもＬＧＲに入力しＴ
ＭＧで作成されるチェッククロックＣＨＣＬＯによりＬ
ＧＲにセットされる。ＬＧＲはいずれかのエラー発生時
エラー通知信号ＥＲＲを送出しログアウト情報としてこ
れらすべてのエラーデータＥＲＤＴを転送する。そして
ＥＲＤＴの解析を表１及び表２に示すように行つて故障
箇所の判別を行う。表１，表２はエラーデータＥＲＤＴ
の解析テーブルを示し、表１はメモリアドレスチェック
ＭＡＣＨ表２はタイミングチェックＴＭＣＨの例を示し
ている。
表中の“０゛はエラーなし（ＮＯＥｒｒＯｒ）、゜゜１
゛はエラー発生（ＥｒｒＯｒ）を現わし、各信号線のエ
ラー発生状態により故障箇所の指摘を可能とする。表中
の“＊゛は特に発生頻度が少ないものである。また、リ
フレッシュ動作時はメモリカードすべてが同時動作する
ため、この時メモリカード側でエラーが発生した場合に
はＥＲＤＴの中のＲＦＣＹを見てこれが“１゛の時は以
後の読出し／書込みアクセス時に発生するＥＲＲあるい
は２ビットエラー検出によりシステムダウンした時に以
前のＥＲＤＴ（ＲＦＣＹ＝６６ｒ′の時の）とシステム
ダウン時のＥＲＤＴ（０ＳＡが判明する）を照合して故
障メモリカードを指摘できる。以上説明したように本発
明によれば、メモリカード内部ではメモリアレイＲＡＭ
．ＡＲＲＡＹ周辺論理回路の内、複数ビットエラーに結
びつく回路部のチェックを確実に行うよう構成し、メモ
リコントロール部に設けたメモリアレイ部への送出信号
のチェック結果とメモリカード内のチェック結果とを記
録することにより、複数ビットエラー発生によるシステ
ムダウン時にログアウト情報によりカード単位での故障
箇所の部品交換が行え、かつ修復時間が短縮できる効果
がある。
゛はエラー発生（ＥｒｒＯｒ）を現わし、各信号線のエ
ラー発生状態により故障箇所の指摘を可能とする。表中
の“＊゛は特に発生頻度が少ないものである。また、リ
フレッシュ動作時はメモリカードすべてが同時動作する
ため、この時メモリカード側でエラーが発生した場合に
はＥＲＤＴの中のＲＦＣＹを見てこれが“１゛の時は以
後の読出し／書込みアクセス時に発生するＥＲＲあるい
は２ビットエラー検出によりシステムダウンした時に以
前のＥＲＤＴ（ＲＦＣＹ＝６６ｒ′の時の）とシステム
ダウン時のＥＲＤＴ（０ＳＡが判明する）を照合して故
障メモリカードを指摘できる。以上説明したように本発
明によれば、メモリカード内部ではメモリアレイＲＡＭ
．ＡＲＲＡＹ周辺論理回路の内、複数ビットエラーに結
びつく回路部のチェックを確実に行うよう構成し、メモ
リコントロール部に設けたメモリアレイ部への送出信号
のチェック結果とメモリカード内のチェック結果とを記
録することにより、複数ビットエラー発生によるシステ
ムダウン時にログアウト情報によりカード単位での故障
箇所の部品交換が行え、かつ修復時間が短縮できる効果
がある。
第１図は本発明のメモリカードブロック構成図、第２図
は本発明のメモリ装置エラーチェック系のブロック構成
図である。 ＲＡＭＡＲＲＡＹ：メモリアレィ、ＭＡＤＶ：メモリア
ドレスドライバ、ＴＭＤ■：タイミングドラィバ、ＤＴ
ＢＦ：データバッファ、ＭＡＣＨ（Ｍ）メモリアドレス
チェック回路、ＴＭＣＨ（Ｍ）タイミングテエツク回路
、ＭＡ：メモリアドレス、ＴＭ：タイミングアドレス、
ＣＳ：選択信号、ＣＨＣＬＴ：タイミングチエツククロ
ツク、ＣＨＣＬＡ：アドレスチエツククロツク、ＭＡＰ
：メモリアドレスバリテイ、ＭＰＸ：マルチプレクサ、
ＤＥＣ：デコーダ、ＴＭＧ：タイミング発生回路、ＭＡ
ＣＨＣ：メモリアドレスチエツカー、ＣＳＣＨ：選択信
号チェッカー、ＴＭＣＨＣ：タイミング信号チェッカー
、ＬＧＲ：ロギングレジスタ。
は本発明のメモリ装置エラーチェック系のブロック構成
図である。 ＲＡＭＡＲＲＡＹ：メモリアレィ、ＭＡＤＶ：メモリア
ドレスドライバ、ＴＭＤ■：タイミングドラィバ、ＤＴ
ＢＦ：データバッファ、ＭＡＣＨ（Ｍ）メモリアドレス
チェック回路、ＴＭＣＨ（Ｍ）タイミングテエツク回路
、ＭＡ：メモリアドレス、ＴＭ：タイミングアドレス、
ＣＳ：選択信号、ＣＨＣＬＴ：タイミングチエツククロ
ツク、ＣＨＣＬＡ：アドレスチエツククロツク、ＭＡＰ
：メモリアドレスバリテイ、ＭＰＸ：マルチプレクサ、
ＤＥＣ：デコーダ、ＴＭＧ：タイミング発生回路、ＭＡ
ＣＨＣ：メモリアドレスチエツカー、ＣＳＣＨ：選択信
号チェッカー、ＴＭＣＨＣ：タイミング信号チェッカー
、ＬＧＲ：ロギングレジスタ。
Claims (1)
- １ 差し替え可能なメモリカードを複数配列したメモリ
アレイ部と、該メモリアレイ部を制御するメモリコント
ロール部とから構成されるメモリ装置において、メモリ
アドレス信号系とタイミング系のチェック手段を前記メ
モリアレイ部のメモリカード内部に備え、前記メモリコ
ントロール部にはメモリアドレス、タイミング、選択信
号の送出部分に各信号のチェック手段を備え、前記２つ
のチェック手段により出力されたコントロール部からの
エラー信号とメモリカードからのエラー信号を記憶する
レジスタを設け、複数ビットエラーによる障害発生時、
該レジスタの内容を読出すことによりメモリカード単位
での故障位置を検出可能とするメモリ装置故障箇所検出
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098555A JPS6046458B2 (ja) | 1981-06-25 | 1981-06-25 | メモリ装置故障箇所検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098555A JPS6046458B2 (ja) | 1981-06-25 | 1981-06-25 | メモリ装置故障箇所検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581897A JPS581897A (ja) | 1983-01-07 |
| JPS6046458B2 true JPS6046458B2 (ja) | 1985-10-16 |
Family
ID=14222930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098555A Expired JPS6046458B2 (ja) | 1981-06-25 | 1981-06-25 | メモリ装置故障箇所検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046458B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48104443A (ja) * | 1972-04-14 | 1973-12-27 | ||
| JPS53107437U (ja) * | 1977-02-04 | 1978-08-29 | ||
| JPS59920B2 (ja) * | 1978-12-22 | 1984-01-09 | 株式会社日立製作所 | 半導体記憶装置 |
-
1981
- 1981-06-25 JP JP56098555A patent/JPS6046458B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS581897A (ja) | 1983-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4866604A (en) | Digital data processing apparatus with pipelined memory cycles | |
| EP0032957B1 (en) | Information processing system for error processing, and error processing method | |
| US5872790A (en) | ECC memory multi-bit error generator | |
| JP3650411B2 (ja) | 自動メモリー・テスタのための冗長性アナライザ | |
| EP0041999A1 (en) | Self-correcting memory system and method | |
| US4926426A (en) | Error correction check during write cycles | |
| EP0281740B1 (en) | Memories and the testing thereof | |
| US6141789A (en) | Technique for detecting memory part failures and single, double, and triple bit errors | |
| JPH03501305A (ja) | バスデータの伝送検証システム | |
| JPS58225453A (ja) | 診断回路の誤り検出方式 | |
| EP1482411B1 (en) | Error detection in a circuit module | |
| JPS6046458B2 (ja) | メモリ装置故障箇所検出方式 | |
| JPH04227549A (ja) | メモリチップ用のパリティテスト方法及び装置 | |
| US5144628A (en) | Microprogram controller in data processing apparatus | |
| JP3045532B2 (ja) | メモリ装置 | |
| JPS5911452A (ja) | パリテイチエツク回路の試験方式 | |
| SU890441A1 (ru) | Запоминающее устройство с коррекцией ошибок | |
| SU1249592A1 (ru) | Запоминающее устройство с самоконтролем | |
| SU1316053A1 (ru) | Устройство дл контрол блоков пам ти | |
| SU1065888A1 (ru) | Буферное запоминающее устройство | |
| EP0256864A2 (en) | Digital data processing apparatus | |
| CN117711475A (zh) | 存储单元的故障检测电路及方法、功能芯片 | |
| JPH06110721A (ja) | メモリ制御装置 | |
| SU1243032A1 (ru) | Запоминающее устройство с самоконтролем | |
| SU1249590A1 (ru) | Запоминающее устройство с самоконтролем |