JPS5819035A - スリ−ステ−ト論理回路 - Google Patents
スリ−ステ−ト論理回路Info
- Publication number
- JPS5819035A JPS5819035A JP56117357A JP11735781A JPS5819035A JP S5819035 A JPS5819035 A JP S5819035A JP 56117357 A JP56117357 A JP 56117357A JP 11735781 A JP11735781 A JP 11735781A JP S5819035 A JPS5819035 A JP S5819035A
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- JP
- Japan
- Prior art keywords
- transistor
- level
- input
- circuit
- output
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補型絶縁ゲート電界効果トランジスタを用
いて構成されたいわゆるＣＭＯ８論理回路に係９特にス
リーステート論理回路に関する。
いて構成されたいわゆるＣＭＯ８論理回路に係９特にス
リーステート論理回路に関する。
６ＭＯ８で構成される回路は、消費電力が少なく、高速
化が可能であることから、各種標準ロジック、マイクロ
ブロセッザ、メモリー等各種ＬＳＩに使用されている。
化が可能であることから、各種標準ロジック、マイクロ
ブロセッザ、メモリー等各種ＬＳＩに使用されている。
ＣＭＯ８論理回路において、出力ディスエーブル機能を
有するスリーステート論理回路は既に提案されているが
、ゲート数が多く、又、スピードが遅い等の欠点がある
。
有するスリーステート論理回路は既に提案されているが
、ゲート数が多く、又、スピードが遅い等の欠点がある
。
第１図は従来のスリースチー１・論理回路を示す図で、
図において、Ａは２人力ＮＡＮＤ （否定論理積）回路
でその具体的回路例は第１−１図に又Ｂは２人力ＮＯＲ
（否定論理積）回路でその具体的回路例は第１−２図に
又Ｃはインバータ回路でその具体的回路例は第１−３図
にそれぞれ示す。
図において、Ａは２人力ＮＡＮＤ （否定論理積）回路
でその具体的回路例は第１−１図に又Ｂは２人力ＮＯＲ
（否定論理積）回路でその具体的回路例は第１−２図に
又Ｃはインバータ回路でその具体的回路例は第１−３図
にそれぞれ示す。
第１図の回路動作を説明すると、工ｌはデータ入力であ
り、工２はディスエーブル入力である。
り、工２はディスエーブル入力である。
１はＰチャンネルＭＯ８）ランジスタで、１１はＮチャ
ンネル間Ｏ８トランジスタである。トランジスタ１，１
１のソース電位は各々ＶＤＤ、■、１８である。又、１
．１１のドレインは接続されて出力０□となる。
ンネル間Ｏ８トランジスタである。トランジスタ１，１
１のソース電位は各々ＶＤＤ、■、１８である。又、１
．１１のドレインは接続されて出力０□となる。
今ディスエーブル人力■２が“Ｌ″Ｌ／Ｌ／ベル、回路
動作は、ノンインバータ回路となシ、データ入力Ｉ□が
“Ｌルベルのとき出力０１は“Ｌ″レベルなシ、■□が
“Ｈ“レベルのとき出力Ｏ□は“Ｈ″レベルなる。又、
ディスエーブル入カニ２が“Ｈ“レベルのとき、トラン
ジスタ１，１１が共にオフ（非導通）状態となるため、
回路動作はデータ人力■１にかかわらず、出力はＯ□は
ハイインピーダンスとなる。すなわち第１図はスリース
テート回路である。本回路は、トランジスタ数が１０と
多くセル占有面積が大きい、又、ゲート数が多い為、動
作スピードが遅いという欠点を有していた。
動作は、ノンインバータ回路となシ、データ入力Ｉ□が
“Ｌルベルのとき出力０１は“Ｌ″レベルなシ、■□が
“Ｈ“レベルのとき出力Ｏ□は“Ｈ″レベルなる。又、
ディスエーブル入カニ２が“Ｈ“レベルのとき、トラン
ジスタ１，１１が共にオフ（非導通）状態となるため、
回路動作はデータ人力■１にかかわらず、出力はＯ□は
ハイインピーダンスとなる。すなわち第１図はスリース
テート回路である。本回路は、トランジスタ数が１０と
多くセル占有面積が大きい、又、ゲート数が多い為、動
作スピードが遅いという欠点を有していた。
本発明は前記欠点を除去して、ゲート数が少なくセル占
有面積が小さく、又、動作スピードの速い回路を提供す
ることを目的とする。
有面積が小さく、又、動作スピードの速い回路を提供す
ることを目的とする。
本発明は第１図におけるトランジスタ１，１１のゲート
入力制御回路部りを、ゲート数が少なく、セル占有面積
が小さく、レイアウト性が良く又動作スピードの速い回
路部で構成するものである。
入力制御回路部りを、ゲート数が少なく、セル占有面積
が小さく、レイアウト性が良く又動作スピードの速い回
路部で構成するものである。
本発明を実施例によシ図を参照して説明する。
第２図は本発明の一実施例を示す回路接続図である。Ｐ
チャンネルＭＯ８）ランジスタフ、８を並列に接続して
そのドレイン部をＮチャンネルＭＯＳトランジスタ１９
のソース（又はドレイン）に接続するとともに次段Ｐチ
ャンネルＭＯ８トランジスタ１９のゲートに入力する。
チャンネルＭＯ８）ランジスタフ、８を並列に接続して
そのドレイン部をＮチャンネルＭＯＳトランジスタ１９
のソース（又はドレイン）に接続するとともに次段Ｐチ
ャンネルＭＯ８トランジスタ１９のゲートに入力する。
トランジスタ７゜８のソース部は、電源■ＤＤに接続す
る。Ｎチャンネル間Ｏ８１−ランジスタ１７．１８を並
列に接続してそのソース部は電源ＶＢ１１に接続する。
る。Ｎチャンネル間Ｏ８１−ランジスタ１７．１８を並
列に接続してそのソース部は電源ＶＢ１１に接続する。
又そのドレイン部はトランジスタ１９のドレイン（又は
ソース）接続させるとともに次段ＮチャンネルＭＯ８）
ランジスタ２０のゲートに入力する。
ソース）接続させるとともに次段ＮチャンネルＭＯ８）
ランジスタ２０のゲートに入力する。
データ人力Ｉ８はトランジスタ７．１７のゲートに入力
し、ディスエーブル人力Ｉ９はトランジスタ１８のゲー
トに入力するとともにインバータＦの入力となる。イン
バータＦの出力はトランジスタ８，１９のゲートの入力
となる。
し、ディスエーブル人力Ｉ９はトランジスタ１８のゲー
トに入力するとともにインバータＦの入力となる。イン
バータＦの出力はトランジスタ８，１９のゲートの入力
となる。
今ディスエーブル入カニ９が“Ｌ”レベルのときトラン
ジスタ８，１９のゲート入力が“Ｈ”レベルとなシ、ト
ランジスタ８は“オフ１状態となシ、トランジスタ１９
け“オン“状態となる。トランジスタ１８のゲート入力
は“Ｌ″レベル力る為トランジスタ１８は“オフ状態“
となる。このときデータ入カニ８に対して、回路はノン
インバータとなる。すなわち、データ入力Ｉ８が“Ｌ゛
レベルとき、トランジスタ７は“オン状態“とな＃）％
トランジスタ１７は“オフ状態“となる。よって出力ト
ランジスタのＰチャンネルＭＯ８１−ランジスタ９のゲ
ート入力は“Ｈ”レベルとなシ、トランジスタ９はオフ
状態となる。又出力トランジスタ５− のＮチャンネル間Ｏ８トランジスタ２０のゲート入力は
、トランジスタ１９が“オン状態“であるため“Ｈ″レ
ベルなることにより“オン状態“となり出力０５は“Ｌ
″ルベルなる。次にデータ入カニ８が“Ｈ“レベルのと
きも同様に考えると、出力状態は“Ｈ“レベルとなる。
ジスタ８，１９のゲート入力が“Ｈ”レベルとなシ、ト
ランジスタ８は“オフ１状態となシ、トランジスタ１９
け“オン“状態となる。トランジスタ１８のゲート入力
は“Ｌ″レベル力る為トランジスタ１８は“オフ状態“
となる。このときデータ入カニ８に対して、回路はノン
インバータとなる。すなわち、データ入力Ｉ８が“Ｌ゛
レベルとき、トランジスタ７は“オン状態“とな＃）％
トランジスタ１７は“オフ状態“となる。よって出力ト
ランジスタのＰチャンネルＭＯ８１−ランジスタ９のゲ
ート入力は“Ｈ”レベルとなシ、トランジスタ９はオフ
状態となる。又出力トランジスタ５− のＮチャンネル間Ｏ８トランジスタ２０のゲート入力は
、トランジスタ１９が“オン状態“であるため“Ｈ″レ
ベルなることにより“オン状態“となり出力０５は“Ｌ
″ルベルなる。次にデータ入カニ８が“Ｈ“レベルのと
きも同様に考えると、出力状態は“Ｈ“レベルとなる。
ディスエーブル人力Ｉ９が“Ｈ“レベルのときについて
考える。トランジスタ８，１９のゲート入力は入力■９
の反転すなわち“Ｌ“レベルである。
考える。トランジスタ８，１９のゲート入力は入力■９
の反転すなわち“Ｌ“レベルである。
よってトランジスタ８は“オン状態１に、トランジスタ
１９は“オフ状態“となる。トランジスタ１８はゲート
入力が“Ｈ“レベルであるので“オン状態“となる。よ
って、出力トランジスタ９はゲート入力が“Ｈ”レベル
となることより“オフ状態“となる。出力トランジスタ
２０はゲート入力が“Ｌ”レベルとなりことより“オフ
状態“となる。
１９は“オフ状態“となる。トランジスタ１８はゲート
入力が“Ｈ“レベルであるので“オン状態“となる。よ
って、出力トランジスタ９はゲート入力が“Ｈ”レベル
となることより“オフ状態“となる。出力トランジスタ
２０はゲート入力が“Ｌ”レベルとなりことより“オフ
状態“となる。
よって、データ人力Ｉ８が“Ｌ”レベル ＭＨ″ルベル
にかかわらず出力０５はハイインピーダンスとなる。
にかかわらず出力０５はハイインピーダンスとなる。
すなわち、この回路はスリーステート回路であ６一
る。トランジスタ数は７で足りるので、セル占有面積は
小さくてすみ、動作スピードも改善されるばかりか、出
力トランジスタのゲート入力状態を決める制御回路部に
おいて同一チャンネル形のトランジスタを並列に使用し
ているのでレイアウト性が向上する利点もある。
小さくてすみ、動作スピードも改善されるばかりか、出
力トランジスタのゲート入力状態を決める制御回路部に
おいて同一チャンネル形のトランジスタを並列に使用し
ているのでレイアウト性が向上する利点もある。
第３図は本発明の他の実施例を示す回路接続図で、トラ
ンジスタ１９′がＰチャンネルＭＯＳトランジスタにな
っていてそのゲート入力はトランジスタ１８′と同じに
なっている外は第２図の実施例と同じであシ、その動作
の説明は省略するが、第２図と同様の効果があることは
明らかである。
ンジスタ１９′がＰチャンネルＭＯＳトランジスタにな
っていてそのゲート入力はトランジスタ１８′と同じに
なっている外は第２図の実施例と同じであシ、その動作
の説明は省略するが、第２図と同様の効果があることは
明らかである。
第１図は従来のトライステート出力回路の例である。１
１・・・・・・データ入力ｓ Ｉ２・・・・・・ディ
スエーブル入力、Ａ・・・・・・２人力ＮＡＮＤ回路、
Ｂ・・・・・・２人力Ｎ ＯＲ回路、Ｃ・・・・・イン
バータ回路、１・・・・・・Ｐチャンネルトランジスタ
、２・・・・・・Ｎチャンネルトランジスタ、０１・・
・・・・出力端子、第１−１図、第１−２図、第１−３
図はそれぞれ第１図Ａ、Ｂ。 Ｃの回路図である。■３〜エフは入力％０２〜ｏ４は出
力、２〜６・・・・・・Ｐチャンネルトランジスタ、１
２〜１６・・・・・・Ｎチャンネルトランジスタ。 第２図は本発明の一実施例を示す回路接続図である。Ｉ
８・・・・データ入力、Ｉ９・・・・・・ディスエーブ
ル入力、０５ ・・・・・出力、７〜９・・・・・・Ｐ
チャンネルトランジスタ、１７〜２０・・・・・・Ｎチ
ャンネルトランジスタ、１イ゛・・・・・・インバータ
回路（第１−３図と同様。） 第３図は本発明の他の実施例を示す回路接続図である。 ■８′・・・・・・データ人力ｓ Ｉ９’・・・・・・
ディスエーブル信号、０５・・・・・出力、７′〜９’
、 １９’・・・・・・ＰチャンネルＭＯ８トラ’：
／）スタ、１７’、１８’ 、２０’・・・Ｎチャンネ
ルＭＯＳトランジスタ、Ｆ・・・・・・イつ
十 − ； ｈ ト ト
１・・・・・・データ入力ｓ Ｉ２・・・・・・ディ
スエーブル入力、Ａ・・・・・・２人力ＮＡＮＤ回路、
Ｂ・・・・・・２人力Ｎ ＯＲ回路、Ｃ・・・・・イン
バータ回路、１・・・・・・Ｐチャンネルトランジスタ
、２・・・・・・Ｎチャンネルトランジスタ、０１・・
・・・・出力端子、第１−１図、第１−２図、第１−３
図はそれぞれ第１図Ａ、Ｂ。 Ｃの回路図である。■３〜エフは入力％０２〜ｏ４は出
力、２〜６・・・・・・Ｐチャンネルトランジスタ、１
２〜１６・・・・・・Ｎチャンネルトランジスタ。 第２図は本発明の一実施例を示す回路接続図である。Ｉ
８・・・・データ入力、Ｉ９・・・・・・ディスエーブ
ル入力、０５ ・・・・・出力、７〜９・・・・・・Ｐ
チャンネルトランジスタ、１７〜２０・・・・・・Ｎチ
ャンネルトランジスタ、１イ゛・・・・・・インバータ
回路（第１−３図と同様。） 第３図は本発明の他の実施例を示す回路接続図である。 ■８′・・・・・・データ人力ｓ Ｉ９’・・・・・・
ディスエーブル信号、０５・・・・・出力、７′〜９’
、 １９’・・・・・・ＰチャンネルＭＯ８トラ’：
／）スタ、１７’、１８’ 、２０’・・・Ｎチャンネ
ルＭＯＳトランジスタ、Ｆ・・・・・・イつ
十 − ； ｈ ト ト
Claims (1)
- 第１のＰチャンネルＭＯ８トランジスタと第２のＮチャ
ンネルＭＯ８）ランジスタを直列に接続し、その接続点
から出力を取シ出すようにした出力回路、および並列に
接続された第３．第４のＰチャンネルＭＯ８トランジス
タと並列に接続された第５．第６のＮチャンネルＭＯ８
）ランジスタをスイッチング手段を介して直列に接続し
てなる前記’ｌＥ ３ を第４のトランジスタのドレイ
ンと前記第１のトランジスタのゲートを接続し、前記第
５゜第６のトランジスタのドレインと前記第２のトラン
ジスタのゲートを接続し、ディスエーブル信号を印加し
て前記第４のトランジスタ及び第６のトランジスタは同
相で導通又は非導通とし前記スイッチング手段はこれと
逆相に導通又は非導通とす
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117357A JPS5819035A (ja) | 1981-07-27 | 1981-07-27 | スリ−ステ−ト論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56117357A JPS5819035A (ja) | 1981-07-27 | 1981-07-27 | スリ−ステ−ト論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819035A true JPS5819035A (ja) | 1983-02-03 |
Family
ID=14709677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56117357A Pending JPS5819035A (ja) | 1981-07-27 | 1981-07-27 | スリ−ステ−ト論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066873A (en) * | 1989-12-04 | 1991-11-19 | Altera Corporation | Integrated circuits with reduced switching noise |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575349A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Cmos output control circuit |
-
1981
- 1981-07-27 JP JP56117357A patent/JPS5819035A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5575349A (en) * | 1978-12-01 | 1980-06-06 | Toshiba Corp | Cmos output control circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066873A (en) * | 1989-12-04 | 1991-11-19 | Altera Corporation | Integrated circuits with reduced switching noise |
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